説明

VTRのサーボ制御回路

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、VTRのサーボ制御回路に関し、詳しくは、ビデオテープレコーダ(カメラ一体型,可搬型,据置型,テレビ一体型等、この明細書ではビデオテープレコーダをこの意味で用いる。)の回路の一部であって、ヘッドシリンダの回転を制御するサーボ制御回路の改良に関する。
【0002】
【従来の技術】ビデオテープレコーダのヘッドシリンダは、ビデオテープのビデオトラックに斜めにビデオ信号等を記録するために極めて高速に(例えば1800rpm)回転する。しかも、信号を正確に記録しそれを正確に再生するためには、その回転速度が定速度で安定し、かつ、ヘッドシリンダに取り付けられたヘッドと信号との同期がとれていることが必要である。このようなVTRのヘッドシリンダの回転制御が、どのようにして行われているかを、図2の従来のVTRのサーボ制御回路のブロック図を参照しながら、以下に説明する。
【0003】先ず、ヘッドシリンダを回転させるために、VTRのサーボ制御回路は、ドライブ信号生成回路1,パワードライバ2,モータ3,ヘッドシリンダ4を有する。ドライブ信号生成回路1は、モータ3を一定速度で回転させるためのドライブ信号の波形や周期,位相,大きさ等を定めて、通常3相のドライブ信号を生成する。
【0004】パワードライバ2は、前記のドライブ信号を受けて、これを電力増幅し、モータ3のコイルへ供給することで、モータ3を回転駆動する。モータ3は、ヘッドシリンダ4と機械的に固定されて又はギア,ベルト等を介して連結しているので、モータ3の回転が、そのまま又は増減速されてヘッドシリンダ4の回転となる。ヘッドシリンダ4は、2ヘッド方式のときには、2個のヘッドが円筒外側面上で反対向きの位置に配置され、ヘッドシリンダ4の半回転毎に使用するヘッドが切り替えられて、ビデオテープの記録再生が行われる。なお、4ヘッド方式のときには、4個のヘッドになる。
【0005】次に、ヘッドシリンダの回転速度を安定させるための手段について、説明する。ヘッドシリンダ4には数個から数十個の被検出物(磁性体等)が同一円上に等角で配置固定され、ヘッドシリンダ4の近傍には、この被検出物を検出し、その度にフレクェンシージェネレータパルスFGPを出力するフレクェンシージェネレータ(FG)6が、VTRの本体に装着されている。
【0006】周期比較回路8は、フレクェンシージェネレータパルスFGPを受け、この信号の以前の周期と最新の周期とを比較して、または、この信号の最新の周期を予め定められた所定の値と比較して、モータ3の回転速度を安定させるために必要な速度制御量を生成し、出力する。この速度制御量が、合成回路9を介してフィードバック信号FBに含まれて、ドライブ信号生成回路1により受け取られる。
【0007】そして、ドライブ信号生成回路1が、フィードバック信号FBに従って、モータ3の回転速度を安定させるように、ドライブ信号に修正を施すので、ヘッドシリンダ4の回転速度が一定に安定する。このような速度制御は、ヘッドシリンダの回転むら等を防止するために行われるので、高い応答性能が要求され、それを満足するために、前述の如く被検出物の数を多くしてフレクェンシージェネレータパルスFGPの周期を短くすることが行われている。
【0008】さらに、ヘッドとビデオ信号との同期をとるために行われる位相制御について、説明する。ヘッドシリンダ4には2個のヘッドが反対位置に取付られていることは既に述べたが、ヘッドシリンダ4の近傍には、その回転位相を検出し、その位相に応じて、2個のヘッドのどちらを使用するかを決めるためにヘッドを切り替えるタイミングで出力レベルが反転するフェイズ検出パルスPGPを、出力するフェイズ検出回路(PG)5が、VTRの本体に装着されている。
【0009】位相比較回路7は、フェイズ検出パルスPGPを受け、このパルスPGPの位相と、書込み時には基準クロックから生成され読み込み時には垂直同期信号から生成される基準信号RFの位相とを比較して、ヘッドとビデオ信号との同期がとれるようにモータ3の回転位相を制御するのに必要な位相制御量を生成し、出力する。この位相制御量が、前述の速度制御量とともに、合成回路9を介してフィードバック信号FBに含まれて、ドライブ信号生成回路1により受け取られる。
【0010】そして、ドライブ信号生成回路1は、フィードバック信号FBに従って、モータ3の回転速度を安定させるとともに、ヘッドとビデオ信号との同期もとれるように、ドライブ信号に修正を施すので、ビデオテープに信号を正確に記録しそれを正確に再生することができる。なお、フェイズ検出パルスPGPの周期がヘッドシリンダ4の回転周期に等しいので、位相制御は、速度制御に比べるとゆっくりでよいが、高い精度が要求される。
【0011】
【発明が解決しようとする課題】しかし、このような従来の構成のVTRのサーボ制御回路にあっては、位相制御を担う位相比較回路や速度制御を担う周期比較回路が、アナログ回路として構成されている。したがって、外付けコンデンサ等を要するので集積化に適しておらず、しかも、ゲインや時定数等の調整に多大の工数が必要とされる。回路が集積化できないと、十分な装置の小形化が図れないので、商品価値が薄れ問題である。さらに、調整に工数を要するのは、設備、人件費等のコスト面からも、長期安定性等の性能面からも、やはり問題である。この発明は、このような従来技術の問題点を解決するものであって、集積化に適し調整の容易なVTRのサーボ制御回路を実現し、もって、小形で安価なビデオテープレコーダの提供に貢献することを目的とする。
【0012】
【課題を解決するための手段】この目的を達成するためのこの発明のVTRのサーボ制御回路の構成は、ドライブ信号生成回路、パワードライバ,モータ、ヘッドシリンダ、フェイズ検出回路、フレクェンシージェネレータを有し、フレクェンシージェネレータパルスを受けてその周期に応じた速度制御をし、フェイズ検出パルスを受けてその位相を基準信号と比較して位相制御を行うことで、ヘッドシリンダの回転を制御するものにおいて、デジタル回路により構成される、タイマ回路と、割り込み処理手段と、速度制御手段と、位相制御手段と、合成処理手段と、部分データラッチと、PWMデータラッチと、PWM変換回路と、アナログ値を出力するPWM復調回路とを設けて、速度制御と位相制御を行うものである。
【0013】ここに、タイマ回路は、フレクェンシージェネレータパルスを受けてその時刻を第1の時刻として記憶し、前記フェイズ検出パルスを受けてその時刻を第2の時刻として記憶する。速度制御手段は、第1の時刻を受け、その周期に応じた速度制御をするための速度制御量を生成する。位相制御手段は、第2の時刻を受け、その時刻に応じた位相制御をするための位相制御量を生成する
【0014】割り込み処理手段は、前記のフレクェンシージェネレータパルスを受けると、前記の速度制御手段を起動させる。さらに、前記のフェイズ検出パルスを受けると、前記の位相制御手段を起動させる。合成処理手段は、前記速度制御量と前記位相制御量とを受け、これらの制御量を合成して、合成制御量を生成する。部分データラッチは、前記合成処理手段により、前記合成制御量の一部のビットをラッチさせられ、これを保持して、PWMデータラッチへ出力する。
【0015】PWMデータラッチは、前記合成処理手段により前記合成制御量をラッチさせられるが、このとき、前記一部のビットは前記部分データラッチから、前記合成制御量の全ビットのうち前記一部のビットを除いた残りのビットは直接に前記合成処理手段から、受け取る。PWM変換回路は、前記PWMデータラッチの保持するデータすなわち合成制御量を受けて、このデータに従う幅を有する制御パルスを出力する。PWM復調回路は、前記制御パルスを受けて、この制御パルスの幅に従うアナログ値のフィードバック信号を出力する。
【0016】
【作用】このような構成のこの発明のVTRのサーボ制御回路にあっては、位相制御や速度制御を担う回路のほとんどが、デジタル回路により構成されているので、外付けコンデンサ等が要らない。したがって、集積化に適する。さらに、アナログ信号を扱うのは、PWM信号をアナログ信号に変えるだけの小規模なPWM復調回路に限定されるので、ゲインや時定数等の調整が極めて容易である。また、回路定数の経年変化に影響を及ぼす素子も少ないので、長期に渡る安定した動作が得られやすい。
【0017】以上の作用は、回路をデジタル化したことによる一般的な作用でもあるが、この発明では、コスト制約のもとで、十分な小形化を図りながら、なおかつ、性能を維持するために、さらに、回路構成に工夫が凝らされている。すなわち、タイマ回路がフレクェンシージェネレータパルス及びフェイズ検出パルスを受けた時刻を記憶することで、これらの信号が例え同時に発生したときでさえも、速度制御手段や位相制御手段が、これらの信号のタイミングを、実用的な処理速度で、正確に処理することができる。
【0018】さらに、制御量の精度がVTRの動作精度から定められているので制御量のビット数は多数(通常11ビット以上)必要であり、しかも、PWM変換回路が常にこの制御量を参照しているので、PWMデータラッチへのデータ設定は全ビット同時に行う必要がある。一方、処理回路におけるデータ幅(一時に扱うデータのビット数)は、コストや回路規模の制約から、あまり広げられない(8ビット程度が限界)。そこで、これらの相反する制約条件を全て満たすために、部分データラッチを設け、一旦これに合成制御量の一部のビットをラッチさせ、一部これを介することで、合成制御量の全部のビットをPWMデータラッチに一度にラッチさせている。その結果、VTRのサーボ制御回路の規模が適切なものとなり、1チップに集積化することが可能となった。
【0019】
【実施例】以下、この発明の一実施例について図1を参照しながら詳細に説明する。図1は、この発明のVTRのサーボ制御回路の構成を示すブロック図であり、図2の従来例に対応するものである。先ず、ヘッドシリンダを回転させるための、ドライブ信号生成回路1,パワードライバ2,モータ3,ヘッドシリンダ4、さらに、フェイズ検出パルスPGPを出力するフェイズ検出回路5、フレクェンシージェネレータパルスFGPを出力するフレクェンシージェネレータ6は、従来例と同一の構成でもよいので、同一の符号を付し、その説明を割愛する。
【0020】次に、速度制御と位相制御の機能をデジタル処理し、その結果の制御量をPWMの制御パルスとしてフィードバックするために、この発明のVTRのサーボ制御回路は、8ビットCPU11と、それのバスライン11aと、割込処理回路12と、タイマ回路13と、ROM14と、ROM内の割込処理プログラム14a,速度制御プログラム14b,位相制御プログラム14c,合成処理プログラム14dと、部分データラッチ15と、それへのラッチトリガを出すアドレスデコーダ15aと、PWMデータラッチ16と、それへのラッチトリガを出すアドレスデコーダ16aと、PWM変換回路17と、それへのタイミング信号を出すアドレスデコーダ17aと、アナログ値を出力するPWM復調回路18とを備えるものである。
【0021】ここで、回路12,13,14,15,15a,16,16a,17aはバスライン11aに接続されて、CPU11の制御下にあるので、プログラム14a,14b,14c,14dの制御下でもある。さらに、割込処理回路12とタイマ回路13は、フレクェンシージェネレータパルスFGP及びフェイズ検出パルスPGPを受ける。PWMデータラッチ16は、バスライン11aからのデータとともに部分データラッチ15からのデータも受ける。そして、PWM変換回路17は、PWMデータラッチ16からのデータを常時参照して、そのバイナリデータをPWMの制御パルスに変換し、PWM復調回路18へ送る。
【0022】このような構成のもとでのVTRのサーボ制御回路の動作を以下に詳しく述べるが、先ず、フレクェンシージェネレータパルスFGPが出力されて、それに応じた速度制御量を生成する速度制御の手順を説明し、その次に、フェイズ検出パルスPGPが出力されて、それに応じた位相制御量を生成する位相制御の手順を説明する。フレクェンシージェネレータパルスFGPが出力されると、これを受けてタイマ回路13は、パルスFGPを受けた時刻を記憶しておく。さらに、パルスFGPを受けて割込処理回路12は、パルスFGP対応の割込要求を保持しCPU11へ出力する。
【0023】CPU11は、割込要求を受けると、割込可能状態(通常はこの状態である)であれば直ちに、割込禁止状態であれば割込可能状態になると、割込処理プログラム14aが起動され、割込禁止状態になり、速度制御プログラム14bが起動される。そして、次のフレクェンシージェネレータパルスFGPに備えてパルスFGP対応の割込要求がクリアされ、割込可能状態に戻り、次の割込に備える。起動された速度制御プログラム14bは、タイマ13が記憶しているパルスFGPを受けた時刻を受け取り、このパルスFGPを受けた時刻の以前の周期と最新の周期とを比較して、または、このパルスFGPを受けた時刻の最新の周期を予め定められた所定の値と比較して、モータ3の回転速度を安定させるために必要な速度制御量を生成し、合成処理プログラム14dに引き渡す。
【0024】フェイズ検出パルスPGPが出力されると、これを受けてタイマ回路13は、パルスPGPを受けた時刻を記憶しておく。さらに、パルスPGPを受けて割込処理回路12は、パルスPGP対応の割込要求を保持しCPU11へ出力する。CPU11は、割込要求を受けると、割込可能状態であれば直ちに、割込禁止状態であれば割込可能状態になると、割込処理プログラム14aが起動され、割込禁止状態になり、位相制御プログラム14cが起動される。そして、次のフェイズ検出パルスPGPに備えてパルスPGP対応の割込要求がクリアされ、割込可能状態に戻り、次の割込に備える。
【0025】起動された位相制御プログラム14cは、タイマ13が記憶しているパルスPGPを受けた時刻を受け取り、このパルスPGPを受けた時刻と、書込み時には基準クロックから生成され読み込み時には垂直同期信号から生成される基準信号RFの位相反転の時刻とを比較して、ヘッドとビデオ信号との同期がとれるようにモータ3の回転位相を制御するのに必要な位相制御量を生成し、合成処理プログラム14dに引き渡す。このように、タイマ回路13が正確な時刻を記憶し、割込処理回路12が割込要求を保持するので、割込処理プログラム14a,速度制御プログラム14b,位相制御プログラム14cが、厳密には同時ではなく、それぞれ順次に実用的な速度で実行しても、正確な制御が可能である。
【0026】合成処理プログラム14dは、定期的に起動されて、前述の速度制御量と位相制御量を合計した値すなわち合成制御量を、PWM変換回路17へ送出する。しかし、バスライン11a(8ビット幅)とPWM変換回路17のデータ(12ビット幅)のビット数が異なるので、この例では、一旦、上位4ビットを、部分データラッチ15にアドレスデコーダ15aのトリガによりラッチさせ、次に、この部分データラッチ15からの上位4ビットとバスライン11aからの下位8ビットのデータを、PWMデータラッチ16にアドレスデコーダ16aのトリガによりラッチさせることにより、PWM変換回路17への合成制御量の送出が行われる。さらに、アドレスデコーダ17aを介してPWM変換回路17と合成処理プログラム14dとの同期がとられて、PWM変換回路17が、PWMデータラッチ16の出力する合成制御量を、PWMの制御パルスに変換する。
【0027】最後に、前述のPWMの制御パルスを、PWM復調回路18が、アナログ値のフィードバック信号FBに変えて、ドライブ信号生成回路1へ出力する。そして、ドライブ信号生成回路1が、フィードバック信号FBに従って、モータ3の回転速度を安定させるとともに、ヘッドとビデオ信号との同期もとれるように、ドライブ信号に修正を施すのは、従来例と全く同様である。このようにして、データ幅の違いを克服し、なおかつ、回路規模を適切な大きさに抑えることができた。
【0028】
【発明の効果】以上の説明から理解できるように、この発明のVTRのサーボ制御回路にあっては、位相制御や速度制御を担う回路が、適切な規模のデジタル回路により構成されていので、1チップに集積化できる。しかも、ゲインや時定数等の調整が、小さなPWM復調回路のみに限定されるので、調整工数がほとんど要らない。その結果、小形で安価なビデオテープレコーダの提供に貢献できる。
【図面の簡単な説明】
【図1】この発明の一実施例のVTRのサーボ制御回路の構成を示すブロック図である。
【図2】従来のVTRのサーボ制御回路の構成を示すブロック図である。
【符号の説明】
1…ドライブ信号生成回路、
2…パワードライバ、
3…モータ、
4…ヘッドシリンダ、
5…フェイズ検出回路、
6…フレクェンシージェネレータ、
7…位相比較回路、
8…周期比較回路、
9…合成回路、
11…CPU、
11a…バスライン、
12…割込処理回路、
13…タイマ回路、
14…ROM、
14a…割込処理プログラム、
14b…速度制御プログラム、
14c…位相制御プログラム、
14d…合成処理プログラム、
15…部分データラッチ、
16…PWMデータラッチ、
17…PWM変換回路、
18…PWM復調回路、
15a,16a,17a…アドレスデコーダ、
FGP…フレクェンシージェネレータパルス、
PGP…フェイズ検出パルス、
RF…基準信号、
FB…フィードバック信号。

【特許請求の範囲】
【請求項1】フレクェンシージェネレータパルスを受けてその周期に応じた速度制御を行い、フェイズ検出パルスを受けてその位相を基準信号と比較して位相制御を行うことで、ヘッドシリンダの回転を制御するVTRのサーボ制御回路において、前記フレクェンシージェネレータパルスを受けてその時刻を第1の時刻として記憶し、前記フェイズ検出パルスを受けてその時刻を第2の時刻として記憶するタイマ回路と、第1の時刻を受け、その周期に応じた速度制御をするための速度制御量を生成する速度制御手段と、第2の時刻を受け、その時刻に応じた位相制御をするための位相制御量を生成する位相制御手段と、前記フレクェンシージェネレータパルスを受けて前記速度制御手段を起動させ、前記フェイズ検出パルスを受けて前記位相制御手段を起動させる割り込み処理手段と、前記速度制御量と前記位相制御量とを受けて、これらの制御量を合成し、合成制御量を生成する合成処理手段と、前記合成処理手段により、前記合成制御量の一部のビットをラッチさせられる部分データラッチと、前記合成処理手段により、前記一部のビットは前記部分データラッチを介して、前記合成制御量の全ビットのうち前記一部のビットを除いた残りのビットは直接に、ラッチさせられるPWMデータラッチと、前記PWMデータラッチの保持するデータを受けて、このデータに従う幅を有する制御パルスを出力するPWM変換回路と、前記制御パルスを受けて、この制御パルスの幅に従う値のフィードバック信号を出力するPWM復調回路とを設け、速度制御と位相制御によりヘッドシリンダの回転を制御することを特徴とするVTRのサーボ制御回路。

【図1】
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【図2】
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【特許番号】特許第3227184号(P3227184)
【登録日】平成13年8月31日(2001.8.31)
【発行日】平成13年11月12日(2001.11.12)
【国際特許分類】
【出願番号】特願平3−248286
【出願日】平成3年9月2日(1991.9.2)
【公開番号】特開平5−64481
【公開日】平成5年3月12日(1993.3.12)
【審査請求日】平成9年11月12日(1997.11.12)
【出願人】(000116024)ローム株式会社 (3,539)
【参考文献】
【文献】特開 平3−3141(JP,A)
【文献】特開 平2−299489(JP,A)
【文献】特開 平2−95190(JP,A)