【課題】 端子電極を形成する電解メッキのメッキ流れによる不良がなく、半田リフロー後の漏洩電流を低減可能な積層型チップバリスタを構成し、そのチップバリスタを容易に低コストで歩留も向上するよう製造する。
【解決手段】 バリスタ素子１の表面を０．０１〜０．０４μｍの表面粗さに保ち、そのバリスタ素子１の両端部に端子電極２、３を設け、この端子電極２，３の少なくともメッキ被膜２１，３１、２２，３２を形成する前に、バリスタ素子１を研磨用材と共に研磨容器に入れてバリスタ素子１の表面を０．０１〜０．０４μｍの表面粗さに研磨し、その後に端子電極２，３のメッキ被膜２１，３１、２２，３２を形成する。
［代表図面］

【発行国】日本国特許庁（ＪＰ）
【公報種別】公開特許公報（Ａ）
【公開番号】特開２０００−３８０５（Ｐ２０００−３８０５Ａ）
【公開日】平成１２年１月７日（２０００．１．７）
【発明の名称】積層型チップバリスタ及びその製造方法
【国際特許分類第７版】
　H01C 7/10
【ＦＩ】
　H01C 7/10
【審査請求】有
【請求項の数】４
【出願形態】ＦＤ
【全頁数】６
【出願番号】特願平１０−１８３３０８
【出願日】平成１０年６月１５日（１９９８．６．１５）
【出願人】（０００００３０６７）ティーディーケイ株式会社
【発明者】
【代理人】弁理士（１０００７７７０２）
【テーマコード（参考）】
　5E034
【Ｆターム（参考）】
　5E034 CA10 CB01 CC02 DA07 DC01 DC03 DC09 DE16
【請求項１】
　バリスタ層と内部電極とを交互に積層すると共に、バリスタ層と同材質の保護層を最外層に積層形成したバリスタ素子を部品本体とし、内部電極と導通する焼付け電極層に加えて、第１並びに第２のメッキ被膜を電解メッキで形成し、端子電極をバリスタ素子の両端部に設ける積層型チップバリスタにおいて、バリスタ素子の表面を０．０１〜０．０４μｍの表面粗さに保ち、そのバリスタ素子の両端部に端子電極を設けたことを特徴とする積層型チップバリスタ。
【請求項２】
　内部電極と電気的に接続する銀を主成分とした焼付け電極層と、その焼付け電極層の半田喰われを防ぐ第１のメッキ被膜と、半田付け性を高める第２のメッキ被膜とでなる端子電極を設けたことを特徴とする請求項１に記載の積層型チップバリスタ。
【請求項３】
　バリスタ層と内部電極とを交互に積層すると共に、バリスタ層と同材質の保護層を最外層に積層形成したバリスタ素子を部品本体とし、内部電極と導通する焼付け電極層に加えて、第１並びに第２のメッキ被膜を電解メッキで形成し、端子電極をバリスタ素子の両端部に設ける積層型チップバリスタの製造方法において、端子電極の少なくともメッキ被膜を形成する前に、バリスタ素子を研磨用材と共に研磨容器に入れてバリスタ素子の表面を０．０１〜０．０４μｍの表面粗さに研磨し、その後に端子電極のメッキ被膜を形成するようにしたことを特徴とする積層型チップバリスタの製造方法。
【請求項４】
　０．３〜０．２ｍｍ径のセラミックボールまたはガラスボールと、０．１〜１．０μｍ径のアルミナ化合物または炭化ケイ素化合物と、水等の溶液とを研磨用材とし、バリスタ素子を３０〜１２０分間でバレル研磨するようにしたことを特徴とする請求項３に記載の積層型チップバリスタの製造方法。
【０００１】
【発明の属する技術分野】
　本発明は、端子電極の半田喰われを防ぎ、また、半田付け性を高めるメッキ被膜を電解メッキで形成する積層型チップバリスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
　一般に、積層型チップバリスタにおいては、バリスタ素子の両端面に塗布する銀（Ａｇ）の導電ペーストを焼付け処理することにより内部電極と電気的に接続する焼付け電極層を形成してから、その焼付け電極層の半田喰われを防ぐ耐熱性の良好なニッケル（Ｎｉ）のメッキ被膜を電解メッキし、更に、半田付け性の良好な錫（Ｓｎ）または錫ー鉛（Ｐｂ）合金のメッキ被膜を電解メッキし、端子電極を形成することが行なわれている。
【０００３】
　そのメッキ被膜を形成する際に、凹凸がバリスタ素子の表面にあると、電界が突起部分に集中し易いところから、メッキ被膜が突起部分で形成され、更に、その部分が核として周囲の素子表面まで広がってしまう事態が生ずる。これに加えて、その表面の凹凸は半田リフロー時のハロゲン系活性化剤を含むフラックスが付着し固化し易くさせることにより、漏洩電流が増大する要因の一つともなっている。
【０００４】
　従来、その電解メッキ処理に関連して、Ｓｉ，Ｂ，Ｂｉ，Ｐｂ，Ｃａ等の酸化物からなるガラスをバリスタ素子の表面に塗布し、或いはＳｉ，Ｆｅ，Ａｌ，Ｔｉ，Ｓｂ等の酸化物を主成分とする混合物をバリスタ素子の表面に付着させて焼成することにより高抵抗層を形成することが提案されている（特開平８ー３１６１６号，特開平８ー１２４７２０号，特開平８ー１５３６０７号）。
【０００５】
　然し、そのガラス塗布や表面酸化物処理工程は作業が煩雑であり、また、これらのガラス，表面酸化物が必要部分以外にも付着することにより、半田付け性の悪化等が生ずると共に、歩留の低下でコストアップを招く。
【０００６】
【発明が解決しようとする課題】
　本発明は、端子電極を形成する電解メッキによるメッキ流れがなく、半田リフロー後の漏洩電流を低減可能な積層型チップバリスタを提供すると共に、そのチップバリスタを容易に低コストで製造できて歩留も向上可能な表面実装型チップ部品の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
　本発明の請求項１に係る積層型チップバリスタにおいては、バリスタ層と内部電極とを交互に積層すると共に、バリスタ層と同材質の保護層を最外層に積層形成したバリスタ素子を部品本体とし、内部電極と導通する焼付け電極層に加え、第１並びに第２のメッキ被膜を電解メッキで形成し、端子電極をバリスタ素子の両端部に設けるもので、バリスタ素子の表面を０．０１〜０．０４μｍの表面粗さに保ち、そのバリスタ素子の両端部に端子電極を設けることにより構成されている。
【０００８】
　本発明の請求項２に係る積層型チップバリスタにおいては、内部電極と電気的に接続する銀を主成分とした焼付け電極層と、その焼付け電極層の半田喰われを防ぐ第１のメッキ被膜と、半田付け性を高める第２のメッキ被膜とでなる端子電極を設けることにより構成されている。
【０００９】
　本発明の請求項３に係る積層型チップバリスタにおいては、バリスタ層と内部電極とを交互に積層すると共に、バリスタ層と同材質の保護層を最外層に積層形成したバリスタ素子を部品本体とし、内部電極と導通する焼付け電極層に加え、第１並びに第２のメッキ被膜を電解メッキで形成し、端子電極をバリスタ素子の両端部に設けるものであり、端子電極の少なくともメッキ被膜を形成する前に、バリスタ素子を研磨用材と共に研磨容器に入れてバリスタ素子の表面を０．０１〜０．０４μｍの表面粗さに研磨し、その後に端子電極のメッキ被膜を形成するようにされている。
【００１０】
　本発明の請求項４に係る積層型チップバリスタの製造方法においては、０．３〜０．２ｍｍ径のセラミックボールまたはガラスボールと、０．１〜１．０μｍ径のアルミナ化合物または炭化ケイ素化合物と、水等の溶液とを研磨用材とし、バリスタ素子を３０〜１２０分間でバレル研磨するようにされている。
【００１１】
【発明の実施の形態】
　以下、添付図面を参照して説明すると、図示実施の形態は表面実装用の積層型チップバリスタを示すものであり、図１並びに２は構造的に簡略化させてバリスタ層，内部電極の層数を変えることにより基本的に共通する構造の積層型チップバリスタを示す。図中、共通の構成部分は同じ符号で示し、１はバリスタ燒結体でなる部品本体、１０は部品本体１を形成するバリスタ層、１１はバリスタ層１０と交互に積層形成された内部電極、１２，１３はバリスタ層１０と同材質で形成された最外層の保護層、２，３は部品本体１の両端面に形成された各端子電極を示す。
【００１２】
　その積層チップバリスタを製造する一例とし、まず、酸化亜鉛（ＺｎＯ）：９８．１７ｗｔ％を主成分とし、酸化コバルト（ＣｏＯ）：１．２ｗｔ％，酸化プラセオジウム（Ｐｒ₆ Ｏ₁₁）：０．５ｗｔ％，炭酸カルシュウム（ＣａＣｏ₃ ）：０．１ｗｔ％，酸化ケイ素（ＳｉＯ）：０．０３ｗｔ％の割合になるよう夫々を混合させてバリスタ層１０の出発原料を得る。この粉体には有機バインダ，有機溶剤，有機可塑剤を加え、ボールミルで２０時間程度混合，粉砕を行ってスラリーを作製する。
【００１３】
　そのスラリーは、ドクターブレード法によりポリエチレンテレフタレート（ＰＥＴ）のベースフイルム上に３０μｍ厚み程度に成膜することによりグリーンシートとして製作する。このグリーンシートはベースフイルムから剥離した後、所定の面積形状に裁断することにより部品複数個取りに相応するグリーンシートとして得る。
【００１４】
　部品複数個取り用のグリーンシートには、内部電極１１を形成するパラジウムペースト（Ｐｄ）をスクリーン印刷で所定のパターンに印刷する。それを乾燥処理した後、グリーンシートとパラジウム印刷層とが交互になるよう積層させて部品本体用のセラミックグリーン積層体を製造する。また、パラジウムを印刷しないで、複数枚のグリーンシートを積層させて保護層用のセラミックグリーン積層体を製造する。
【００１５】
　その部品本体用のセラミックグリーン積層体は、保護層用のセラミックグリーン積層耐を外層側に重ねて加熱，圧着した後に部品単位のグリーンチップとして切断する。このグリーンチップは、３５０℃，２時間程度の加熱処理で脱バインダーを行い、更に、１２５０℃，２時間程度の焼成処理で部品本体１となるバリスタ素子を得ることができる。
【００１６】
　そのバリスタ素子は、研磨用材と共に研磨容器に入れて研磨処理を施し、バリスタ素子の表面を０．０１〜０．０４μｍの表面粗さに研磨する。この研磨処理は、バリスタ素子の表面に存在する凹凸を平滑にするために施す。また、そのバリスタ素子の表面が０．０１〜０．０４μｍの表面粗さであれば、電解メッキに伴う電界がバリスタ素子の不必要な表面部分に集中するのを防げ、また、半田リフロー時のハロゲン系活性化剤を含むフラックスがバリスタ素子の不必要な表面部分に付着し固化するのも防げる。
【００１７】
　その研磨処理は、０．３〜０．２ｍｍ径のセラミックボールまたはガラスボール等の研磨粒と、０．１〜１．０μｍ径のアルミナ化合物または炭化ケイ素化合物等の研磨粉と、水等の溶液とを研磨用材とし、遠心バレルポットを用いることにより行え、時間的には３０〜１２０分間程度行えばよい。このバレル研磨の他に、研磨用材として１５〜０．１μｍ程度のアルミナ化合物粉や炭化ケイ素化合物粉等の研磨剤と水等の溶液を入れた超音波洗浄器を適用することもできる。
【００１８】
　その表面研磨したバリスタ素子に対し、端子電極２，３を両端部に形成する。この端子電極２，３は、まず、銀を主体とする導電ペーストをバリスタ素子の両端部に塗布し、それを８００℃程度で焼付け処理することにより互い違い交互別の内部電極１１と電気的に導通する焼付け電極層２０，３０を形成する。なお、この焼付け電極層２０，３０は上述したバリスタ素子の表面研磨処理を行う前に形成してもよく、その焼付け電極層２０，３０はバリスタ素子の表面研磨処理と共に平面的に研磨することができる。
【００１９】
　その焼付け電極層２０，３０には、第１のメッキ被膜として半田喰われを防ぐ耐熱性の良好なニッケルのメッキ被膜２１，３１を１．０μｍ厚み程度に電解メッキで成膜する。更に、第２のメッキ被膜として半田付け性の良好な錫（Ｓｎ）または錫ー鉛（Ｐｂ）のメッキ被膜２２，３２を３．０μｍ厚み程度に電解メッキで成膜することにより端子電極２，３として形成でき、また、各端子電極２，３を設けたチップバリスタとして製造できる。
【００２０】
　このようにしてチップバリスタを製造すると、電解メッキに伴う電界が焼付け電極層２０，３０に集中することにより均一な端子電極２，３を形成できる。また、バリスタ素子の表面が０．０１〜０．０４μｍの表面粗さで平滑に形成されているため、半田リフロー時のハロゲン系活性化剤を含むフラックスがバリスタ素子の不必要な表面部分に付着し固化するのも防げる。また、チップバリスタとして通常通り製造し、その途上で研磨処理を施すだけであるから作業的にも煩雑にならず、その表面粗さも研磨時間を調整することにより確実に制御でき、更には通常の研磨機を用いて行えるから低コストで歩留も向上できる。
【００２１】
　その有効性を確認するべく、表１で示す条件で、予め焼付け電極層を形成したバリスタ素子を研磨用材と共に、遠心バレルポットに入れて研磨処理を施すことにより試料を製作した。この研磨処理後のバリスタ素子と共に、研磨処理しないバリスタ素子の中心線表面粗さを表面粗さ計で測定した。その表面粗さ計としては、ＳＬＯＡＮ社のＤＥＫＴＡＫ８０００（商品名）を使用した。
【００２２】
　表１は素子表面の中心線平均粗さ（Ｒａ）をサンプル数１０個の平均値で示すものであり、ＪＩＳ Ｂ ０６０１に基づいてカットオフ値（λｃ）：０．０６ｍｍで算出したものである。
【００２３】
【表１】


【００２４】
　次に、各バリスタ素子の焼付け電極層には、第１のメッキ被膜として１Ａの電流により１２０分でニッケルのメッキ被膜を電解メッキで成膜し、更に、第２のメッキ被膜として１．５Ａの電流により１２０分で錫のメッキ被膜を電解メッキで成膜した。得られたチップバリスタの断面から各メッキ被膜の厚みを測定したところ、サンプル数１０個の平均値で、ニッケルのメッキ被膜は１μｍであり、錫のメッキ被膜は２．５μｍであった。
【００２５】
　また、各チップバリスタのメッキ状態，半田リフロー後の漏洩電流を調べたところ、表２で示す通りであった。この表はサンプル数１０００個の平均値を示すもので、試料Ｎｏは表１のものに相当する。また、表２中の「メッキ流れ」とは不必要な表面上にメッキされたことを示し、「漏洩電流」とはハロゲン系フラックスを含有する半田を用いてチップバリスタを回路基板にリフロー炉で半田付け後、所定のＤＣ電圧を２秒印加した時の電流値を示す。
【００２６】
【表２】


【００２７】
　試料Ｎｏ１では中心線平均粗さが０．１５μｍと粗いため、電解が突起部分に集中し、その突起部分がメッキされ、また、メッキ被膜が表面の凹凸により保持されて焼付け電極以外の不必要なバリスタ素子の表面にまで伸び、メッキ流れ不良が全てのサンプルにおいて発生した。また、漏洩電流値は１５０μＡと大きな値を示した。
【００２８】
　試料Ｎｏ２〜４は０．５〜０．４ｍｍ径の研磨粒、０．１〜１．０μｍ径の研磨粉を用いて時間３０分，６０分，１２０分間でバレル研磨したものであるが、研磨時間を長くしていく程、表面粗さは小さくなっていくものの、１２０分間のものでは表面の中心線平均粗さが０．０６μｍになり、サンプルの３５％についてメッキ流れによる不良が発生し、漏洩電流値は８０μＡであった。
【００２９】
　試料Ｎｏ５は０．５〜０．４ｍｍ径の研磨粒、１．０〜１５μｍ径の研磨粉を用いて時間１２０分間でバレル研磨したものであるが、メッキ流れの不良率並びに漏洩電流の低減効果が見られず、サンプルの７０％についてメッキ流れによる不良が発生し、漏洩電流は１００μＡであった。
【００３０】
　試料Ｎｏ６は０．３〜０．２ｍｍ径の研磨粒、０．１〜１．０μｍ径の研磨粉を用いて時間３０分間でバレル研磨したものであるが、表面の中心線平均粗さが０．０４μｍになり、メッキ流れによる不良率は０％で、漏洩電流値は３０μＡとなった。
【００３１】
　試料Ｎｏ７，８は０．３〜０．２ｍｍ径の研磨粒、０．１〜１．０μｍ径の研磨粉を用いて時間６０分，１２０分間でバレル研磨したものであるが、研磨時間１２０分のものは表面の中心線平均粗さが０．０１μｍになり、メッキ流れによる不良率は０％であった。また、漏洩電流値は１μＡと、研磨無しのものの１／１００以下になった。
【００３２】
　試料Ｎｏ９は０．３〜０．２ｍｍ径の研磨粒、１．０〜１５μｍ径の研磨粉を用いて時間１２０分間でバレル研磨したものであるが、研磨粉の径か大きいことから、メッキ流れの不良率並びに漏洩電流の低減効果が見られず、サンプルの４４％についてメッキ流れによる不良が発生し、漏洩電流は９０μＡであった。
【００３３】
　この結果から、メッキ流れを０％にするためには素子表面の中心線平均粗さは０．０１〜０．０４μｍであることが必要で、殊に、漏洩電流を１μＡ以下にするためには素子表面の中心線平均粗さは０．０１〜０．０２μｍであることが好ましいことを確認できた。また、０．３〜０．２ｍｍ径のセラミックボールまたはガラスボールと、０．１〜１．０μｍ径のアルミナ化合物または炭化ケイ素化合物と、水とを研磨用材とし、バリスタ素子を３０〜１２０分間でバレル研磨するとよいことも確認できた。
【００３４】
【発明の効果】
　以上の如く、本発明の請求項１に係る積層型チップバリスタに依れば、バリスタ素子の表面を０．０１〜０．０４μｍの表面粗さに保ち、そのバリスタ素子の両端部に端子電極を設けることにより、電解メッキのメッキ流れによる不良がなく、漏洩電流が低い信頼性の高いチップバリスタとして構成できる。
【００３５】
　本発明の請求項２に係る積層型チップバリスタに依れば、内部電極と電気的に接続する銀を主成分とした焼付け電極層と、その焼付け電極層の半田喰われを防ぐ第１のメッキ被膜と、半田付け性を高める第２のメッキ被膜とでなる端子電極を設けることから、焼付け電極層の半田喰われが発生せず、半田付け性が良好なことは勿論、均一厚みの端子電極として特性に優れたものに構成できる。
【００３６】
　本発明の請求項３に係る積層型チップバリスタの製造方法に依れば、少なくとも端子電極のメッキ被膜を形成する前に、バリスタ素子を研磨用材と共に研磨容器に入れてバリスタ素子の表面を０．０１〜０．０４μｍの表面粗さに研磨し、その後に端子電極のメッキ被膜を形成するため、電解メッキのメッキ流れによる不良がなく、漏洩電流が低い信頼性の高いチップバリスタとして容易にしかも低コストに製造できて歩留も向上することができる。
【００３７】
　本発明の請求項４に係る積層型チップバリスタの製造方法に依れば、０．３〜０．２ｍｍ径のセラミックボールまたはガラスボールと、０．１〜１．０μｍ径のアルミナ化合物または炭化ケイ素化合物と、水等の溶液とを研磨用材とし、バリスタ素子を３０〜１２０分間でバレル研磨することにより、バリスタ素子の表面を０．０１〜０．０４μｍの表面粗さに確実に研磨することができる。
【図１】本発明の一実施の形態に係る表面実装型の積層チップバリスタを示す説明図である。
【図２】同積層チップバリスタを異なる積層数のもので示す説明図である。
【符号の説明】
　１ 部品本体
　１０ バリスタ層
　１１ 内部電極
　２，３ 端子電極
　２０，３０ 焼付け電極層
　２１，３１ 第１のメッキ被膜
　２２，３２ 第２のメッキ被膜
【図１】


【図２】