【課題】 メタル配線の屑が残留し兼ねない簡便なダイシングを容認でき、かつ、バンプ電極の高さを低くしつつ、フィルムキャリアのインナリードのショートを防止できる半導体装置及びその製造方法、ＬＣＤドライバ用パッケージを提供する。
【解決手段】バンプ電極１１は、半導体チップ１０の半導体集積回路との接続関係を有し、半導体チップ１０主表面上において相互にチップ端部より中央側に寄って配置されている。これにより、バンプ電極１１と破線で示すリード１２が接続されるとすると、リード１２は、チップ端部１０Ｅ上にさしかかるまでに有利に変形できる余裕が生じる。すなわち、リード１２は、チップ端部１０Ｅ上において離れた位置に置くことができる。これにより、半導体チップ１０は、バンプ電極１１の高さを低くしても、チップ端部１０Ｅと接触し難いリード１２との接続形態を得ることができる。 （もっと読む）

【課題】 製造工程を簡略化して製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】 本発明に係る半導体装置は、シリコン基板１上に形成された第１及び第２のオフセット絶縁膜２ａ，２ｂと、第１のオフセット絶縁膜２ａと第２のオフセット絶縁膜２ｂとの間に位置するシリコン基板１上に形成されたゲート酸化膜５と、ゲート酸化膜５上、第１のオフセット絶縁膜２ａの一部上及び第２のオフセット絶縁膜２ｂの一部上に形成されたＮ型のゲート電極６と、ゲート電極６の外側に位置し且つ第１のオフセット絶縁膜２ａに隣接するシリコン基板１に形成されたＰ型のソース領域の不純物層７ａと、ゲート電極６の外側に位置し且つ第２のオフセット絶縁膜２ｂに隣接するシリコン基板１に形成されたＰ型のドレイン領域の不純物層７ｂとを具備する。 （もっと読む）

【課題】素子分離膜が埋め込まれる溝の側壁に形成される熱酸化膜を厚くすることなく、半導体素子のハンプを抑制する。
【解決手段】 基板１上にシリコン層３を形成し、その上に下地膜４及び窒化シリコン膜５を形成する。窒化シリコン膜５及び下地膜４に開口部５ａを形成し、開口部５ａ内に位置するシリコン層３の表面に第１の熱酸化膜６を形成する。第１の熱酸化膜６を、例えばウェットエッチングにより除去する。窒化シリコン膜５をマスクとしてシリコン層３をエッチングすることにより、開口部５ａ内に位置するシリコン層３に、溝を形成する。溝の表面に第２の熱酸化膜を形成し、その後、溝に、素子分離膜を埋め込む。 （もっと読む）

【課題】 半導体層の結晶品質を良好に保ちつつ、互いに異なる膜厚を有する半導体層を絶縁層上に形成する。
【解決手段】 厚膜半導体領域Ｒ２の第１単結晶半導体層１２ａ、１２ｂをエッチング除去するとともに、薄膜半導体領域Ｒ３の第１単結晶半導体層１２ｃ、１２ｄをエッチング除去し、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ａおよび薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｃが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｄおよび支持体１６の熱酸化を行うことにより、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂおよび薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｄ下に絶縁層を形成する。 （もっと読む）

【課題】 レジストパターンと反射防止膜との寸法変換差を小さくすることができるようにした配線の形成方法及び電子デバイスの製造方法を提供する。
【解決手段】
シリコン基板１上に形成されたポリシリコン膜１３及びＷＳ膜１５を配線形状にパターニングして当該ポリシリコン膜１３及びＷＳ膜１５からなるゲート配線１０を形成する方法であって、ポリシリコン膜１３及びＷＳ膜１５の上方にＢＡＲＣ膜２１を形成し、このＢＡＲＣ膜２１上にフォトレジストを塗布し、このフォトレジストを配線形状に露光し、現像処理してレジストパターン３２を形成し、このレジストパターン３２をマスクにＢＡＲＣ膜２１をＣＨＦ_３ガスとＣＦ_４ガスとＯ_２ガスとからなる第１混合ガスでドライエッチングする。ＢＡＲＣ膜２１をドライエッチングする際に、ＢＡＲＣ膜２１のレジストパターン３２で覆われた部分の側面にポリマー４１を形成することができる。 （もっと読む）

【課題】 基板の端子部を覆っている有機膜を剥離する工程を簡略化し、製造コストの低減化を実現する、フレキシブルプリント基板の実装方法及び、電気光学装置の製造方法を提供する。
【解決手段】 基板２０上に、半導体素子と、半導体素子と外部とに電気的に接続する第１の端子部３５と、を形成し、第１の端子部３５を覆うように有機膜３７を形成する工程と、基板２０に電気的に接続されるフレキシブルプリント基板５０の第２の端子部５５を有機膜３７上から第１の端子部３５に向けて加圧し、第１の端子部３５と導通させる。第２の端子部５５と有機膜３７との間に異方性導電ペースト６１又は異方性導電フィルム６０を介在する。 （もっと読む）

【課題】 互いに異なる膜厚を有する絶縁層上に半導体層を形成する。
【解決手段】 第２単結晶半導体層１３ａ、１３ｂ間の第１単結晶半導体層１２ａ、１２ｂを除去することにより、第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成した後、厚膜化ＢＯＸ層領域Ｒ２の第２単結晶半導体層１３ａが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ、１３ｂおよび支持体１６の熱酸化を行うことにより、第２単結晶半導体層１３ｂ下に絶縁層１８を形成し、厚膜化ＢＯＸ層領域Ｒ２と薄膜化ＢＯＸ層領域Ｒ３とで第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を異ならせる。 （もっと読む）

【課題】 電子デバイス内の所定構造体の抵抗ばらつきをその電子デバイスの形成位置毎に評価することができるようにした電子デバイスの評価素子及び電子デバイスの評価方法を提供する。
【解決手段】 シリコンウエーハＷ上に形成されるフラッシュメモリ３００のセル内におけるコンタクト抵抗のばらつきを評価するための評価素子１００であって、セル内のコンタクト部位と同じような構造を持ったユニットを複数個含むホールチェーン２０を備え、第１、第２の電極パッド２ａ，２ｂ間の抵抗値を測定する。次に、第１、第３の電極パッド２ａ，２ｃ間の抵抗値を測定し、第１、第４の電極パッド２ａ，２ｄ間の抵抗値を測定し、その後、第１、第５の電極パッド２ａ，２ｅ間の抵抗値を測定する。ユニット数に対するホールチェーンの抵抗値の増加度合いから、フラッシュメモリ３００セル内におけるコンタクト抵抗のばらつきを知ることができる。 （もっと読む）

【課題】 ＣＭＯＳ回路において、例えば基板が収縮してしまっても、チャネルドープの打ち分け位置（境界位置）を特定できるようにした、薄膜トランジスタ回路基板と、この薄膜トランジスタ回路基板の検査方法、及び電気光学装置、電子機器を提供する。
【解決手段】 基板上にＮ型トランジスタ８Ｎを形成するＮチャネル領域９Ｎと、Ｐ型トランジスタを形成するＰチャネル領域８Ｐとが形成され、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの少なくとも一方の半導体層にチャネルドープがなされた薄膜トランジスタ回路基板である。Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界部に、Ｎチャネル領域９Ｎ又はＰチャネル領域９Ｐの部分的な抵抗を測定するための検査要素の集合体である検査要素グループ２０が、少なくともＮチャネル領域９ＮとＰチャネル領域９Ｐとの境界線１０の両側に位置するようにして設けられている。 （もっと読む）

【課題】 導体層の表面の平坦性を向上させることを可能としつつ、絶縁層および半導体層の双方の膜厚がそれぞれ異なるようにする。
【解決手段】 溝Ｍ２を介してエッチングガスまたはエッチング液を第１単結晶半導体層１２ａ〜１２ｃに接触させることにより、第１単結晶半導体層１２ａ〜１２ｃをエッチング除去し、第２単結晶半導体層１３ａ、１３ｂが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｃおよび支持体１６の熱酸化を行うことにより、第２単結晶半導体層１３ｃ下に絶縁層１８を形成する。 （もっと読む）