【課題】結晶欠陥に起因したリーク電流を低くする。
【解決手段】ウェル１０６は、半導体基板１００の表層に形成されており、第２導電型を有している。ドレイン拡散層１３０は、半導体基板１００の表層に形成されており、ウェル１０６と接している。ドレイン拡散層１３０は、第１導電型を有する。ソース拡散層１４０はウェル１０６内に形成されており、第１導電型を有している。ゲート絶縁膜１１０は、半導体基板１００半導体基板上に形成されており、平面視でドレイン拡散層１３０とソース拡散層１４０の間に位置している。ゲート電極１２０は、ゲート絶縁膜１１０上に形成されている。そして平面視で、半導体基板１００は、結晶欠陥の密度が相対的に高い結晶欠陥集中領域１０１を有している。結晶欠陥集中領域１０１は、ウェル１０６と接していない。 （もっと読む）

【課題】少ない既知信号及び処理量で良好な復号性能を達成できる軟判定値を求めることができる受信装置が求められていた。
【解決手段】本発明の受信装置は、位相偏移変調方式で一次変調されたＯＦＤＭシンボルを受信する受信部と、受信したＯＦＤＭシンボルにＦＦＴ処理を行うことでサブキャリア信号を取得するＦＦＴ処理部と、サブキャリア信号をデマッピングしてビット列を生成するデマッピング部と、サブキャリア信号のノルムを算出するノルム算出部と、算出したノルムの統計を取ることで重み付け係数を生成する重み付け係数生成部と、デマッピング後のビット列に対して重み付け係数を用いて重み付けを行うことで軟判定値を求める重み付け部と、を具備する。 （もっと読む）

【課題】動作合成により共有化するレジスタのビット幅を小さくすることが可能な動作合成方法、動作合成プログラム及び動作合成装置を提供する。
【解決手段】動作合成方法は、動作記述情報に基づいてスケジューリングしたＣＤＦＧを生成し、スケジューリングされたＣＤＦＧに基づいてライフタイムを変数毎に生成し（Ｓ３０１）、ライフタイム情報が時間軸上で重ならないｍ個の変数を選択し（Ｓ３０２）、第１のビット幅の第１の変数と、その他の変数内の第１のビット幅のビットとに、第１のレジスタを割り当て（Ｓ３０７）、その他の変数内の第１のビット幅のビット以外のビットに、第２のレジスタを割り当て（Ｓ３０８）、第１及び第２のレジスタを有する合成回路の回路情報を出力する。 （もっと読む）

【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。
【解決手段】ＳＯＩ基板ＳＢ上に形成されたマットＭＴ内に複数のＭＯＳＦＥＴを有する半導体装置において、ＢＯＸ膜を貫き支持基板に達するコンタクトプラグＣＴ２を形成することで、マットＭＴの周囲を、ＳＯＩ基板ＳＢの主面に沿う第１方向または第１方向に直交する第２方向に延在する複数のコンタクトプラグＣＴ２により囲む。これにより、コンタクトプラグＣＴ２をガードリングとして用い、マットＭＴの外部に流れる高周波信号に起因してマットＭＴ内にノイズが発生することを防ぐ。 （もっと読む）

【課題】ＣＰＵの負荷を増大させることなくレジスタの設定を再設定することが可能なデータ処理装置を提供する。
【解決手段】データ処理装置は、プロセッサと、プロセッサと協働して動作するための少なくとも１つの周辺装置と、周辺装置と協働して動作するために必要な周辺装置の動作の状態を規定する設定データを格納しているメモリとを含む。周辺装置は、プロセッサにより設定される設定データを格納するための少なくとも１つのレジスタを含む。データ処理装置は、プロセッサにより設定された後、プロセッサとは独立して、レジスタに設定された設定データの値を再設定するためのレジスタ再設定装置とをさらに含む。 （もっと読む）

【課題】常時動作領域と電源遮断可能領域とが混在する半導体集積回路を提供する。
【解決手段】半導体基板に設けられ、複数の基本セル（１０）の配置が可能なセル配置領域と、空間的に前記セル配置領域と重なって設けられた基本電源配線（１１）と、前記基本電源配線（１１）から前記セル配置領域への電源供給を停止するスイッチセル（６）と、前記スイッチセル（６）に隣接して前記セル配置領域に配置され、前記スイッチセル（６）が前記セル配置領域への電源供給を停止した場合においても、前記スイッチセル（６）から電源供給を受ける常時動作セル（５）とを具備する。 （もっと読む）

【課題】メモリに入力される外部データが、内部のメモリの処理速度に対して高い場合でも、データの書込みミスなく処理でき、消費電力を抑える半導体装置を提供する。
【解決手段】メモリアレイ制御回路１２Ａ〜１２Ｎは、第１の動作として、記憶部に格納されたデータであって、メモリ１００の処理速度のうち第１の処理速度で処理可能なデータを読出し、複数のメモリアレイ１０Ａ〜１０Ｎへ書込みし、メモリアレイ制御回路１２Ａ〜１２Ｎは、第２の動作として、残余データのうちメモリ１００の処理速度のうち第２の処理速度で処理可能なデータを読出し、複数のメモリアレイ１０Ａ〜１０Ｎへ書込みを行う。 （もっと読む）

【課題】電源投入後から外部リセット信号が最初にアクティブになるまでの期間にリセット信号をアクティブにすることが可能なリセット信号生成回路を提供すること。
【解決手段】本発明にかかるリセット信号生成回路１０１は、外部リセット信号が最初にアクティブになったことを検出する外部リセット検出回路１０２と、外部リセット検出回路１０２の検出結果が、外部リセット信号が最初にアクティブになる前であることを示す場合、外部リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備える。 （もっと読む）

【課題】起動時の消費電流を小さく抑制できるチャージポンプ回路を提供する。
【解決手段】このチャージポンプ回路３０では、ポンプ回路１０の起動期間は分周クロック信号ＣＬＫＤをポンプ回路１０に与えてポンプ回路１０の電流供給能力を低く設定し、起動期間の終了後はクロック信号ＣＬＫをポンプ回路１０に与えてポンプ回路１０の電流供給能力を高く設定する。したがって、起動期間はポンプ回路１０の消費電流を小さく抑制し、起動期間の終了後はポンプ回路１０の電流供給能力を高めることができる。 （もっと読む）

【課題】信号にノイズがのることを抑制する。
【解決手段】第１配線基板１００の第１面１０２上には、半導体チップが搭載される。第１配線基板１００の第１面１０２は、ボンディング電極１１０の外に、第１グランドプレーン１２０、信号用第１配線１３２、グランド用第１配線１３４、及び電源電位用第１配線１３６を有している。グランド用第１配線１３４は、信号用第１配線１３２に隣接するように延伸しており、グランド用ボンディング電極１１４を第１グランドプレーン１２０に接続している。グランド用ホール配線１４４は、信号用ホール配線１４２に隣接している。グランド用ホール配線１４４は、第１グランドプレーン１２０を、第２面１０４に設けられたグランド用第２配線に接続している。 （もっと読む）