【課題】省電力効率高く複数の記憶装置を制御する。
【解決手段】記憶装置管理部１１が、複数の記憶装置３０，３１から、記憶装置３０，３１の性能または省電力機能に関する情報を含む属性情報Ｄ１，Ｄ２を取得し、記憶装置３０，３１間における属性情報Ｄ１，Ｄ２に応じて、省電力機能を有効とする記憶装置または無効にする記憶装置を決定し、記憶装置制御部１２が、決定した各記憶装置３０，３１の省電力機能の状態に応じて、記憶装置３０，３１を制御する。 （もっと読む）

【課題】
信頼性の高い相互監視と復旧動作を可能にするネットワークノードを提供する。
【解決手段】
複数のノードと共にネットワークに接続されるネットワークノードにおいて，通信サイクル毎にネットワークに送信するフレームに，自身の正常状態を示すアライブデータを書き込んでフレームを送信する一方で、受信した他ノードのアライブ情報を判定し、送信元に対し、自身の送信フレームを介して復帰要求を送信する手段、また、他のノードから自身のノード宛の復旧要求データを，あらかじめ規定した数以上受信したときに，自身のノードに復旧動作を実行させる復旧制御手段とを有する。 （もっと読む）

【課題】集積回路の設計において、効率よく並列処理を行うこと。
【解決手段】集積回路の設計を行う際に、集積回路内の複数の素子が複数のスレッドに割り当てられる。スレッドごとに素子の状態を解析する処理が複数のスレッドで並列に行われる。ある時刻の各素子の解析状況に基づいて複数の素子が複数のスレッドに再度割り当てられる。例えば、並列に処理されるスレッド間の負荷の偏りがなくなるように各スレッドに素子が再度割り当てられる。次の時刻の解析は、複数の素子が複数のスレッドに再度割り当てられた状態で行われる。 （もっと読む）

【課題】外部からトランジスタの閾値電圧を制御する必要のないボディバイアス制御回路などを提供すること。
【解決手段】制御回路２ａは、トランジスタの閾値電圧の基準値を定めるトランジスタＴｒ１と、ボディバイアス発生器ＢＢＧ１によって制御されるボディバイアスＶＢＢがバックゲート端子に供給され、閾値電圧を可変に制御可能なトランジスタＴｒ２とを備える。また、制御回路２ａは、トランジスタＴｒ１の閾値電圧Ｖｔｈ１とトランジスタＴｒ２の閾値電圧Ｖｔｈ２との差電圧ΔＶｒに応じた制御信号Ｖｅｎを出力する比較器ＣＯＭＰ１を備える。ボディバイアス発生器ＢＢＧ１は、閾値電圧Ｖｔｈ２が閾値電圧Ｖｔｈ１よりも高くなると、ボディバイアス発生器ＢＢＧ１を停止して、閾値電圧Ｖｔｈ２を低下させる。また、閾値電圧Ｖｔｈ２が閾値電圧Ｖｔｈ１よりも低くなると、ボディバイアス発生器ＢＢＧ１を動作させ、閾値電圧Ｖｔｈ２を上昇させる。 （もっと読む）

【課題】ハイ・インピーダンスにする際に発生する電源ノイズを低減させる出力バッファ回路を提供する。
【解決手段】出力バッファ回路１０は、データ信号ＤＡ及び制御信号ＤＣに基づいて、ＰＭＯＳトランジスタＴ１をオンからオフさせＮＭＯＳトランジスタＴ２をオフからオンさせて出力端子Ｐｏを第１状態に、ＰＭＯＳトランジスタＴ１をオフからオンさせＮＭＯＳトランジスタＴ２をオンからオフさせて出力端子Ｐｏを第２状態に、又、両トランジスタＴ１，Ｔ２をオフさせて出力端子Ｐｏをハイ・インピーダンスとなる。そして、オフ時間制御回路部１３によって、第１状態又は第２状態からハイ・インピーダンスにする制御信号が入力された時、オンからオフさせるためにＰＭＯＳトランジスタＴ１又はＮＭＯＳトランジスタＴ２のゲートに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにする （もっと読む）

【課題】リアルタイム性を保証しつつ、DVFSによる低消費電力化を低オーバヘッドで実現するデータ処理装置を提供する。
【解決手段】受信データをフレーム毎に受信する通信システムのデータ処理装置において、フレームの先頭を検出するフレーム先頭検出部と、データ処理部における未処理データ量に基づいてクロック周波数を決定するクロック周波数決定部とを有し、電源・クロック生成部は、フレーム先頭検出部によるフレーム先頭検出のタイミングに応答してデータ処理部が動作可能な最大周波数のクロックとそれに対応する電源電圧とをデータ処理部に供給し、データ処理部が時間制約処理を完了した後、最大周波数のクロックより低い第1の周波数のクロックであって、クロック周波数決定部が当該クロック周波数設定タイミングにおける未処理データ量に基づいて決定した第1の周波数のクロックとそれに対応する電源電圧とをデータ処理部に供給する。 （もっと読む）

【課題】半導体装置とその製造方法においてSRAMのセルサイズを縮小することを目的とする。
【解決手段】メモリセルCの活性領域３１ａ、３１ｂが画定されたシリコン基板３１と、素子分離絶縁膜３２上に形成され、第１の方向に延在するゲート電極３５と、シリコン基板３１とゲート電極３５の上に形成された第１の絶縁膜４２と、第１の絶縁膜４２を貫通し、ゲート電極３５と第１の活性領域３１ａに重なり、第１の方向に直交する第２の方向に延在する第１の銅プラグ４５ａと、第２の活性領域３５ｂ上の第１の絶縁膜４２を貫通する第２の銅プラグ４５ｂと、第１の絶縁膜４２上に形成された第２の絶縁膜４４と、第２の絶縁膜４４に埋め込まれ、第１の銅プラグ４５ａの側面４５ｘから第２の延在方向に後退して形成され、第１の銅プラグ４５ａの上面の一部のみを覆う銅配線４８ａとを有する半導体装置による。 （もっと読む）

【課題】設計時間の短縮を図ること。
【解決手段】設計装置の記憶装置には、半導体装置を検証ステップの格子にて区画した各領域に含まれるレイアウトパターンの面積がそれぞれ格納されるセル面積テーブルと、移動される検証エリアの位置に対応し、各検証エリアには所定数の領域が含まれ、検証エリアに対してその検証エリアに含まれるレイアウトパターンの占有率が、各検証エリアに対応して格納されるセル占有率テーブルを含む面積ＤＢ３３が記憶される。図形ＤＢ３２にはインスタンスの面積テーブルが含まれる。ＣＰＵは、配置されたインスタンスの面積テーブルに従って編集対象のセル面積テーブルを変更し、そのセル面積テーブルに従ってセル占有率テーブルを更新し、セル占有率テーブルの値によりレイアウトパターンの占有面積をチェックする。 （もっと読む）

【課題】データ信号線の本数を増大させることなくデータ信号を差動信号として構成した半導体集積回路を提供する。
【解決手段】半導体集積回路は、２つのデータ入出力端子と、２つのデータ入出力端子を介してデータを入力するデータ入力回路と、２つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、データ入力回路及びデータ出力回路の一方の回路は、２つのデータ入出力端子を個々に独立した端子として用いて２つの単相信号を伝送し、データ入力回路及びデータ出力回路の他方の回路は、２つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。 （もっと読む）

【課題】受信状態の劣化を抑制すること。
【解決手段】分圧部３２は、出力部３１に接続された可変抵抗器ＶＲ１と出力部３１との間の第１電圧Ｖ１を、固定抵抗器Ｒ２と可変抵抗器ＶＲ３とによる分圧比にて分圧して第３電圧Ｖ３を生成する。入力部３３は、第２電圧Ｖ２から第３電圧Ｖ３を減算して第４電圧Ｖ４を生成する。極性検出回路３５は、第４電圧Ｖ４の極性と第３電圧Ｖ３の極性を比較し、比較結果に応じた検出信号ＳＲ１を出力する。そして、調整回路３７は、極性検出回路３６から出力される検出信号ＳＲ１に基づいて、極性が一致するように分圧部３２に含まれる可変抵抗器ＶＲ３を調整する。 （もっと読む）