説明

富士通セミコンダクター株式会社により出願された特許

51 - 60 / 2,507


【課題】一連の露光工程を含む半導体装置の製造において、縦横比が可変な露光装置と縦横比が固定の露光装置を使い分けることにより、半導体装置の製造費用を低減させる。
【解決手段】半導体装置の製造方法は、縦横比が可変な第1の露光装置により、被処理基板上において合わせ層を被合わせ層に対して位置合わせして露光する第1の工程と、縦横比が固定された第2の露光装置により、前記合わせ層に次の合わせ層を位置合わせして露光する第2の工程と、を含み、前記第1の工程では、前記合わせ層を被合わせ層に、第1の縦横比で位置合わせした後、前記合わせ層を基準層に対して位置合わせすることにより、前記第1の縦横比を第2の縦横比に調整する工程を含む。 (もっと読む)


【課題】ダイシングの際にクラック発生を抑制できる半導体装置を提供する。
【解決手段】半導体基板の上に形成された複数の配線層と、前記複数の配線層の間に配置されたビア層と、前記複数の配線層に形成された導電膜と、前記ビア層の上下の前記配線層の前記導電膜と接続するビアプラグV5とを有し、スクライブ領域31は、チップ領域の外周であって前記半導体基板の縁に接して位置し、前記スクライブ領域31は前記縁に接するパッド領域33を有し、前記パッド領域33は、前記複数の配線層の各々に、平面視において相互に重なって配置され、前記複数の配線層は、第1の配線層と第2の配線層を有し、前記第1の配線層の前記導電膜は、前記パッド領域33の全面に形成された第1の導電パターン55を有し、前記第2の配線層の前記導電膜は、前記パッド領域の一部に形成された第2の導電パターン50を有する。 (もっと読む)


【課題】動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に第1の領域を画定する第1の素子分離絶縁膜と、半導体基板の第1の領域に形成された第1導電型の第1の導電層と、半導体基板上に形成され、第1の領域の一部である第2の領域に第1の導電層に接続して形成された第1導電型の第2の導電層と、第1の領域の他の一部である第3の領域に第1の導電層に接続して形成された第1導電型の第3の導電層とを有する半導体層と、半導体層内に設けられ、第2の導電層と第3の導電層とを分離する第2の素子分離絶縁膜と、第2の導電層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第3の導電層を介して第1の導電層に電気的に接続されたゲート電極とを有する。 (もっと読む)


【課題】貫通電極を効率良く形成する。
【解決手段】シリコン基板1にビアホール25を形成し、絶縁膜22を形成した後、ビアホール25に低誘電率膜31を埋め込む。ビアホール25内の低誘電率膜31の膜厚を異方性ドライエッチングによって所望の値に減少させる。この異方性ドライエッチングによって、絶縁膜22上の低誘電率膜31が除去される。続いて、ビアホール25内に導電材を埋め込み、トランジスタT1,T2上に多層配線を形成する。この後、シリコン基板1の裏面側を研磨して導電材を露出させると、貫通電極が形成される。 (もっと読む)


【課題】レイアウト面積の増大を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置1は、2つのメモリセルアレイ10U,10Dと、それら2つのメモリセルアレイ10U,10Dで共有されるセンスアンプ30と、メモリセルアレイ10U,10Dからのデータ読み出しを制御する制御回路50とを有している。メモリセルアレイ10Uは、m本のワード線WL0U〜WLmUと、n本のビット線BL0U〜BL15Uと、これらワード線WL0U〜WLmUとビット線BL0U〜BL15Uの交差点に設けられたメモリセルMCと、ビット線BL0U〜BL15Uとダミーワード線DWLUとの交差点に設けられたダミーセルDMCとを有している。制御回路50は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイのダミーワード線を活性化してダミーセルによりセンスアンプ30のリファレンスレベルを生成する。 (もっと読む)


【課題】 本発明の課題は、デカップリング容量効果を最適化した回路設計を行うことを目的とする。
【解決手段】 上記課題は、回路を構成する複数のセル間のネット毎の高電位電源側及び低電位電源側の配線容量と、各入力ピンの該高電位電源側及び該低電位電源側の容量とを記憶する記憶部と、前記記憶部に記憶された前記各ネットの配線容量と、前記各入力ピンの容量とを参照して、前記構成における非動作パスに対して、セルの置換前の該セルの組み合せと、セルを置換する際の制約に従った置換後のセルの組み合せのうち、該非動作パスの信号値の遷移状態に応じた、各ネット及び各入力ピンの前記高電位電源側又は前記低電位電源側の容量を加算した総容量に基づいて、該総容量が最大となるセルに置換することによって、デカップリング容量効果を最適化する最適化処理部と、を有する回路設計装置により達成される。 (もっと読む)


【課題】 本発明の課題は、設計回路が性能要件を満たしているか否かを判定することを目的とする。
【解決手段】 上記課題は、コンピュータによって実行される設計回路のソフトウェア及びハードウェアによる協調検証方法であって、前記設計回路の協調検証の開始時に性能要件に基づく計数可能な規定値を規定値レジスタに設定し、前記協調検証の実施中、前記性能要件に係る前記設計回路の動作をカウントし、前記カウントしたカウント値と前記規定値レジスタに設定された前記規定値とを比較することによって性能測定を行うことにより達成される。 (もっと読む)


【課題】フォトマスクのマスクパターンを、転写パターンの適正な寸法値を用いて、精度良く補正する。
【解決手段】フォトマスクのマスクパターンがレジストに転写され、その転写パターンの寸法が、測長SEM等、電子線照射を含む方法を用いて計測される。マスクパターン補正装置50は、寸法予測値算出部51により、転写パターンの寸法計測データ61、及び当該計測時に電子線が照射された領域(観察領域62)におけるレジストの情報を用いて、転写パターンの電子線照射前の寸法予測値を算出する。そして、算出された寸法予測値を用いて、フォトマスクのマスクパターンデータ63を補正する。 (もっと読む)


【課題】表面に現れずに内在する研磨時の欠け、割れ等の原因を有するウエーハの研磨を防止するためのウエーハ研磨装置を提供する。
【解決手段】ウエーハ研磨装置は、ウエーハWを載置するステージ51と、前記ステージ51上の前記ウエーハWに圧力を加える加圧器52、53とを含む検査部5と、前記検査部5により検査済みの前記ウエーハWを研磨する研磨部6と、を有し、検査により異常がないとされた半導体ウエーハWを研磨する。 (もっと読む)


【課題】周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】第1導電体25aのコンタクト領域CR上の第2絶縁膜26を除去する工程と、第2絶縁膜26の上に第2導電膜30を形成する工程と、第1導電体25aのコンタクト領域CR上の第2導電膜30を除去し、該第2導電膜30を第2導電体30aとする工程と、第2導電体30aを覆う層間絶縁膜(第3絶縁膜)44を形成する工程と、コンタクト領域CR上の層間絶縁膜44に、第2絶縁膜26から離間する第1ホール44aを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ45aを第1ホール44a内に形成する工程と、を有する半導体装置の製造方法による。 (もっと読む)


51 - 60 / 2,507