【課題】半導体装置の開発時間を短縮することができる半導体装置及び半導体装置の試験方法を提供すること。
【解決手段】クロック信号制御回路１１ａは、第１開始信号Ｓｓ１及び第１休止信号Ｓｈ１に基づいて、試験装置からのクロック信号ＣＫを第１内部クロック信号ＩＣＫ１として内部回路１２ａ、ＢＩＳＴ回路１３ａ、遅延制御回路１４ａに出力する。遅延制御回路１４ａの試験開始制御回路２８ａは、カウンタ回路２５ａの第１カウント値Ｄｃ１と試験開始値Ｄｓとが等しくなると、Ｈレベルの第２開始信号Ｓｓ２を第２チップＣ２に出力する。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路の論理回路をシミュレーションするする装置に関し、特に、ハードウェアとソフトウェアとの協調動作によって論理回路を検証することを目的とする。
【解決手段】 上記課題は、評価回路の論理回路部を表すハードウェアと、前記評価回路の動作モデルとして機能する動作モデル部とを用いてシミュレーションする協調シミュレーション装置であって、前記ハードウェアは、該ハードウェア内部で検出した信号の変化毎に生成した第1番号を、該信号の変化を前記ソフトウェアに通知するデータに付加する第１番号付加手段を有し、前記動作モデル部は、受信した前記データの前記第1番号と、第１期待値とを比較する比較手段として機能することにより達成される。 （もっと読む）

【課題】封止樹脂層が形成された基板の反りを低減して、基板に外部接続端子を好適に形成する。
【解決手段】基板１１０と基板１２０とを、各主表面が互いに対向し且つ離間するように金型内に配置する工程と、基板１１０、１２０が配置された金型内に樹脂を供給して、基板１１０、１２０の間に封止樹脂層５００を形成し、基板１１０、１２０と封止樹脂層５００とが積層された積層体１３０を得る工程と、積層体１３０における、基板１１０の主表面の裏面と、基板１２０の主表面の裏面とに、外部接続端子を形成する工程と、封止樹脂層５００を分断して、積層体１３０を、基板１１０を含む部分と基板１２０を含む部分とに分割する工程とを有する。 （もっと読む）

【課題】プロセッサにおいて、スタック領域のオーバーフローに伴いスタック領域を拡張する処理にかかる時間の短縮を図る。
【解決手段】プロセッサ１は、処理を実行する処理実行部１００と、処理の実行に伴いデータがスタック操作されるスタック領域を複数備えるメモリ２００と、スタック領域におけるスタック操作の開始位置を示す第１のアドレスデータを格納する第１のレジスタ１１０と、複数のスタック領域のうち処理の実行に用いられていない空きスタック領域の位置を示す第２のアドレスデータを格納する第２のレジスタ３４０と、スタック操作が行われるスタック領域がオーバーフローすると判定すると、第２のアドレスデータに基づいて生成したアドレスデータを第１のレジスタ１１０に格納する制御部４００とを有する。 （もっと読む）

【課題】高速動作が可能な半導体記憶装置を提供すること。
【解決手段】半導体記憶装置は、メモリセルｍｃ００〜ｍｃ１１と、入出力端子ｇｄａと、入出力端子ｇｄｂと、メモリセルｍｃ００〜ｍｃ１１と入出力端子ｇｄａとを電気的に接続するデータ線ｍｄａと、メモリセルｍｃ００〜ｍｃ１１と入出力端子ｇｄｂとを電気的に接続するデータ線ｍｄｂと、データ線ｍｄａとデータ線ｍｄｂとの間に接続され、データ線ｍｄａとデータ線ｍｄｂとの間の通電状態を制御するスイッチ素子５とを有する。 （もっと読む）

【課題】複数のクロックドメイン間での非同期データ転送を汎用的に行うことができるようにする。
【解決手段】データ転送元の第１クロックドメイン１０と、データ転送先の第２クロックドメイン２０と、前記第１クロックドメインの第１データDATAを前記第２クロックドメインの第２データＤ３に乗せ換えるデータ乗せ換え回路４０，２１，２２，２３と、を有する半導体装置であって、前記データ乗せ換え回路は、前記第１データDATAおよび前記第２データＤ３を直接比較して第１制御信号ＥＮを出力する第１論理回路２３を有するように構成する。 （もっと読む）

【課題】 求められる特性が異なる複数のキャパシタを同一基板上に混載するには、さらなる工夫が必要とされる。
【解決手段】 下部電極、上部電極、及び両者の間に配置された誘電体膜を含む下層キャパシタが、半導体基板の上に配置されている。第１の層間絶縁膜が、第１のキャパシタを覆う。複数の上層キャパシタが、第１の層間絶縁膜の上に配置されている。上層キャパシタは、下部電極、上部電極、及び両者の間に配置された誘電体膜を含み、平面視において、下層キャパシタに重なる。半導体基板の上に、上層キャパシタに対応して複数のトランジスタ配置されている。トランジスタは、上層キャパシタとともにメモリセルを構成する。 （もっと読む）

【課題】複数の配線層構造情報を共通化し、各配線層構造情報によって配線の特徴情報が相違することを意識することなく設計でき、設計期間の短縮化および利用者の負担の軽減化を図ること。
【解決手段】設計支援装置は、階層ごとに配線の特徴情報を有する第１の配線層構造情報から第Ｎの配線層構造情報までの複数の配線層構造情報１００から、特徴情報が相違する階層を特定し、特製された階層の特徴情報を包含する特徴情報を生成する。つぎに、配線層構造情報を複製し、複製された配線層構造情報内の特徴情報が相違する階層の特徴情報を、生成した特徴情報に変換する。そして、変換後の配線層構造情報１０１と複数の配線層構造情報１００とを関連付けて記憶装置に格納する。 （もっと読む）

【課題】 消費電力が比較的大きい半導体部品と消費電力が比較的小さい半導体部品との間での熱の干渉を抑制しながら、消費電力の比較的大きい半導体部品に対して十分な放熱能力を確保する。
【解決手段】 半導体装置１００は、基板１１１と、該基板上にフリップチップ接続された複数の半導体部品１２１−１２５とを有する。上記複数の半導体部品は、第１の半導体部品１２１、及び該第１の半導体部品より消費電力が小さい第２の半導体部品１２２−１２５を含む。第１の半導体部品１２１には第１の放熱板１３１が熱的に接続され、第２の半導体部品１２２−１２５には第２の放熱板１３２が熱的に接続される。第１の放熱板１３１は、断熱層１３９を介して、第２の放熱板１３２の上方まで延在している。 （もっと読む）

【課題】半導体装置が微小化しても、ＣＭＰの研磨終了点を正しく検出できる半導体装置の製造方法を提供する。
【解決手段】基板の表面のシャロートレンチアイソレーション溝を埋めると共に上記表面の上に形成された絶縁膜を、上記絶縁膜に照射した光の干渉光の時間変化を監視しながら、研磨する研磨工程を有し、上記基板のスクライブ領域に対応するスクライブ面積に応じて予め設定した最短研磨時間の経過後に、上記干渉光の時間変化が所定の条件を満たす時点で、上記研磨工程を終了する。例えば最短研磨時間５０を経過後に、干渉光強度の時間変化が減少から増加に転じた時点５４を研磨終了点として検出する。これによってたとえノイズによる極小点４８が出現しても誤検出することがない。 （もっと読む）