説明

富士通セミコンダクター株式会社により出願された特許

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【課題】半導体装置を薄型化する技術を提供する。
【解決手段】半導体装置は、基板と、前記基板の上面に設けられた半導体素子と、前記基板の上面に設けられた接着剤と、を備え、前記基板の上面に、前記半導体素子の少なくとも一部を収容する凹部が形成され、前記接着剤は、前記基板と前記半導体素子との間に設けられているとともに、前記基板の凹部を覆っている。 (もっと読む)


【課題】チップ面積,製造コストが増大することなく,試験時における電源電圧降下を抑制する半導体集積回路を提供する。
【解決手段】半導体集積回路は,複数のワード線WLと,複数のワード線と交差する複数のビット線対BL,/BLと,複数のワード線と複数のビット線対との交差部に設けられた複数のメモリセル211とを有するメモリと,電源供給線VDDLからの電源電圧を電源として所定の論理演算を行うLOGIC101と,論理回論の試験制御を行う試験制御回路と,電源供給線VDDLに接続され,電源供給線VDDLからの電源電圧を複数のワード線WLに供給するドライバ部222と,試験制御回路の試験制御実行時に,電源電圧を複数のワード線WLに供給して複数のメモリセル211に電源電圧を供給するチャージ回路222aとを有する。 (もっと読む)


【課題】ウエハトゥウエハ積層法によって製造される半導体チップ積層体の歩留りを改善する。
【解決手段】第1の半導体チップ11が複数形成された第1種の半導体ウエハ10、および第2の半導体チップ31が複数形成された第2種の半導体ウエハ30が積層してなる半導体ウエハ積層体の製造方法であって、前記第1の半導体チップ各々の物理的または電気的特性が既知である前記第1種の半導体ウエハを複数用意し、前記第2の半導体チップ各々の物理的または電気的特性が既知である前記第2種の半導体ウエハを複数用意し、前記第1種の半導体ウエハ各々における前記第1の半導体チップ各々の物理的または電気的特性、および前記第2種の半導体ウエハ各々における前記第2の半導体チップ各々の物理的または電気的特性に基づいて、前記複数の第1種および第2種の半導体ウエハの中から、積層させる第1種および第2種の半導体ウエハの選定を行う。 (もっと読む)


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