説明

エスケーハイニックス株式会社により出願された特許

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【課題】ビットラインを容易に形成することができ、ビットライン工程マージンを増加させ、さらに隣接したビットライン間のキャパシタンスを減少させる半導体素子及びその形成方法を提供する。
【解決手段】本発明に係る半導体素子は、半導体基板10で一方向に延長され、垂直チャンネル領域12b,14bを含む第1及び第2ピラー12,14と、第1及び第2ピラー12,14の内部で垂直チャンネル領域12b,14bの下部に位置する第1ビットライン22と、第1ビットライン22を含む第1ピラー12及び第2ピラー14の間に位置する絶縁膜32とを含む。 (もっと読む)


【課題】本発明の実施形態はメモリ領域を分割してプログラムできる半導体メモリ装置と、このための分割プログラム制御回路及びプログラム方法を提供することにある。
【解決手段】本発明による半導体メモリ装置はプログラミングイネーブル信号に応答して書き込み制御信号及びプログラム完了信号を生成するプログラムパルス生成部と、プログラム完了信号に応答して既設定されたプログラム分割回数によって分割プログラミングイネーブル信号を生成する分割プログラム制御回路及び分割プログラミングイネーブル信号に応答して前記プログラミングイネーブル信号を生成するコントローラを含むことができる。 (もっと読む)


【課題】PVT変動によってスキューが発生しても、不良に関する情報を適切に格納できるようにした半導体メモリ装置を提供する。
【解決手段】書き込み動作のために書き込みコマンドおよびデータを印加し、読み出し動作のために読み出しコマンドを印加し、前記読み出し動作によって出力データが入力されるテスト回路と、前記書き込みコマンドに応答して前記データをメモリセルに格納し、前記読み出しコマンドに応答して不良に関する情報を含む情報データを内部的に格納するが、前記情報データの格納は、前記情報データのレベルが遷移する場合に発生するパルスに同期して行われる。 (もっと読む)


【課題】本発明は、テスト速度を向上させることができる半導体メモリ装置及びそのためのテスト回路に関するものである。
【解決手段】本発明に係る半導体メモリ装置は、複数のメモリセルを含むメモリセルアレイ;データ入出力パッドに接続され、テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部;ノーマルモード時、前記スイッチング部から伝達されるデータを駆動して、前記メモリセルアレイに書き込むライトドライバ;及び、テストモード時、前記スイッチング部から伝達されるデータを前記メモリセルに伝達するコントローラを含む。 (もっと読む)


【課題】本発明は、制限された面積から充分なインダクタンスを確保して安定的に送受信できる半導体システムのための無線信号送受信装置を提供することを目的とする。
【解決手段】無線信号送受信装置100は、並列入力信号を直列信号に変換して出力し、直列入力信号を並列信号に変換して出力するサーデス信号およびサーデス回路105から出力される直列信号によりインダクタンスを発生し、外部装置と誘導結合現象によって発生した信号をサーデス回路105の直列信号に提供するカップリングパッド111を備える。 (もっと読む)


【課題】消去動作の際、充分な量の正孔を生成させて消去特性を確保することができる3次元不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】基板から突出されたチャンネル膜と、チャンネル膜に沿って積層された複数のメモリセルと、チャンネル膜の一側端と繋がれたソースラインと、チャンネル膜の他側端と繋がれたビットラインと、チャンネル膜の一側端とソースラインとの間に介在されて、Pタイプの不純物がドープされた第1ジャンクションと、チャンネル膜の他側端と前記ビットラインとの間に介在されて、Nタイプの不純物がドープされた第2ジャンクションと、を含む。 (もっと読む)


【課題】不揮発性メモリ装置の製造方法を提供する。
【解決手段】基板10上に第1絶縁膜11及び第1導電膜12を形成するステップと、第1領域Cの第1導電膜12、第1絶縁膜11及び基板10をエッチングして、第1素子分離トレンチを形成するステップと、第1素子分離トレンチに埋め立てられる第1素子分離膜を形成するステップと、第2絶縁膜16及び導電性のキャップ膜17を形成するステップと、第2領域Pのキャップ膜17及び第2絶縁膜16をエッチングするステップと、第2導電膜19を形成するステップと、第1領域Cの第2導電膜19、キャップ膜17、第2絶縁膜16、第1導電膜12及び第1絶縁膜11を選択的にエッチングして、第1ゲートパターンを形成しながら、第2領域Pの第2導電膜19、第1導電膜12、第1絶縁膜11及び基板10を選択的にエッチングして、第2領域Pに第2素子分離トレンチT2、T3を形成するステップとを含む。 (もっと読む)


【課題】本発明は、レファレンスセルのライト回路を省略できる抵抗性メモリ装置及びそのレイアウト構造を提供する。また、本発明は、メインメモリセルのライト回路を利用してレファレンスセルを書き込むことができる抵抗性メモリ装置及びそのレイアウト構造を提供する。また、本発明は、レファレンスセルのライト回路を省略した抵抗性メモリ装置のためのセンシング回路を提供する。
【解決手段】複数のワードラインに連結されるメインメモリセルアレイ、及び複数のレファレンスワードラインに接続されるレファレンスセルアレイを有する複数のメモリ領域を具備し、前記複数のメモリ領域が、隣接メモリ領域とビットラインドライバー/シンカーを共有する抵抗性メモリ装置、そのレイアウト構造及びセンシング回路を提供する。 (もっと読む)


【課題】本発明は、積層されるチップに形成される貫通ビアの多様な連結構造を含む半導体装置を提供する。
【解決手段】半導体装置は、積層される第1および第2チップを備える。第1及び第2チップに垂直な同一線上に位置し、各々第1及び第2チップを貫通して形成される第1ないし第3貫通ビアと、第1チップの第2貫通ビアと連結される第1入出力回路及び第2チップの第2貫通ビアと連結される第2入出力回路とを備える。 (もっと読む)


【課題】 多様な方式でスキャンテスト経路を形成することができる半導体装置を提供する。
【解決手段】第1チップおよび第2チップを電気的に連結する第1貫通ビアおよび第2貫通ビアと、前記第1チップに配置され、テストデータを受信するとともに前記第1貫通ビアと接続される第1回路部と、前記第1チップに配置され、前記第2貫通ビアおよび前記第1回路部と接続される第2回路部と、前記第2チップに配置され、前記第1貫通ビアと接続される第3回路部と、を含み、前記第1回路部は第1制御信号に応答して前記第1貫通ビアおよび前記第2回路部のうちいずれか一つに前記第1回路の出力信号を出力する。 (もっと読む)


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