【課題】新しい形態のメモリ素子のトランジスタ構造及びその製造方法を提供する。
【解決手段】本発明のトランジスタ構造は、半導体基板１１１の所定の領域から突出した活性領域１１１ａと、活性領域１１１ａ内のチャネル領域に形成された凹溝部ｇと、半導体基板１１１上に、凹溝部ｇの底面より低い位置にある表面を有するように形成されたフィールド膜１１２と、凹溝部ｇの底面および側壁と、フィールド膜１１２によって露出した活性領域１１１ａの側面とに形成されたゲート絶縁膜１１３と、ゲート絶縁膜１１３が形成された凹溝部ｇ及びフィールド膜１１２を横切るように形成されたゲート電極１１４と、ゲート電極１１４の両側の活性領域１１１ａに形成されたソースＳ及びドレーンＤ領域とを備え、ソースＳ及びドレーンＤラインに沿ったＸ−Ｘ’断面はリセストランジスタ構造であり、ゲートラインに沿ったＹ−Ｙ’断面は突起型トランジスタ構造である。 （もっと読む）

【課題】ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。
【解決手段】
多数の上部ワードライン及び下部ワードラインと、多数のビットライン及びセンシングラインと、上部／下部ワードラインとビットラインの交差領域に配置される多数のメモリセルアレイと、チャージトラップインシュレータからビットラインに格納データが出力される多数のメモリセルと、メモリセルをビットライン及びセンシングラインと各々選択的に連結する第１のスイッチング素子及び第２のスイッチング素子とを含み、チャージトラップインシュレータの極性に従い抵抗変化するＰ型フロートチャンネルと、その両側に形成されたＰ型ドレイン領域及びＰ型ソース領域とを含む。 （もっと読む）

【課題】垂直型トランジスタを形成する過程において、ゲートと接触する活性領域の面積を増加させてゲートの接触抵抗特性を改善し、チャネル幅を増加させる半導体メモリ素子及びその製造方法を提供する。
【解決手段】第１の方向に延長するように形成された下部ピラーと、下部ピラー上に第１の方向と垂直な第２の方向に突出するように形成された上部ピラー２９０と、下部ピラーの一側壁に配置された埋め込みビットライン接合領域２６５と、トレンチを一部埋め込む埋め込みビットライン２８０と、エッチング停止膜２８５ａ上に形成された少なくとも上部ピラーの外周側面の一部を露出するようにリセスされた第１の層間絶縁膜２９０と、第１の層間絶縁膜上に形成された第２の層間絶縁膜２９５と、側面の一部が露出した上部ピラーの外周側面を覆いつつ、埋め込みビットラインと相互交差するゲート３２０ａとを備えるように形成される。 （もっと読む）

【課題】１つのコマンドに応答して出力されるデータが２^Ｎ個の場合と２^Ｎ個でない場合との何れの場合でも、簡単な構成でデータを並列−直列変換して出力する集積回路を提供する。
【解決手段】パルス信号Ｐ０〜Ｐ４によって整列されたデータが載せられるデータラインＡ０〜Ａ３，Ｂ０，Ｂ１と、伝達ラインＣ０〜Ｃ３と、相関信号ＭＡＴに応じてデータラインＡ０〜Ａ３，Ｂ０，Ｂ１のデータを伝達ラインＣ０〜Ｃ３に伝達するデータ伝達部３２０と、伝送信号ＣＫ０〜ＣＫ３のうち活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部３３０と、コマンドＣＭＤ印加時に、伝送信号ＣＫ０〜ＣＫ３のうちの１つの伝送信号の論理値とレイテンシ値ＣＬとを利用して、相関信号ＭＡＴを生成する相関信号生成部３１０と、コマンドＣＭＤが相関信号生成部３１０に印加されると、パルス信号Ｐ０〜Ｐ４を順に活性化するパルス信号生成部３４０とを備える。 （もっと読む）

【課題】不揮発性メモリ装置のプログラム時間のうち検証動作に要される時間を最小化させることができるプログラム方法を提供すること。
【解決手段】不揮発性メモリ装置およびその動作に関するものであって、複数のノーマルセルと複数の補助セルを含むページ領域と、ページ領域のプログラム対象セルのうち基準電圧より大きい電圧でプログラムされたセルが発生した場合、１ビットパス信号を出力するビットパス検出部と、ページ領域に対する第１プログラム動作過程で１ビットパス信号が出力される時点まで印加されたプログラムパルスの回数を複数の補助セルに保存するプログラムパルス印加回数保存部と、複数の補助セルに保存されたプログラムパルスの印加回数に基づいてページ領域の第２プログラム動作に対するプログラム開始電圧を設定するプログラム開始電圧設定部と、を備える不揮発性メモリ装置を提供する。 （もっと読む）

【課題】半導体素子及びその形成方法に関し、工程マージンを向上させる。
【解決手段】半導体素子は、半導体基板１０に備えられるメインゲート２０及び素子分離構造、前記素子分離構造の上部に備えられる分離パターン４０及び前記分離パターンの両端に備えられるコンタクトプラグ５４を含む。格納電極コンタクトと活性領域との間のフルオーバーラップを提供し、食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させる。 （もっと読む）

【課題】絶縁膜を貫通するコンタクトプラグの抵抗を改善させられる半導体素子及びその製造方法を提供する。
【解決手段】半導体基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜を貫通して形成されたコンタクトホールと、前記コンタクトホールの内部に形成されたコンタクトプラグと、前記コンタクトホール内で前記コンタクトプラグの上部側壁を部分的に覆うスペーサと、を含む。 （もっと読む）

【課題】本発明は単一半導体装置を構成する複数個のチップでヒューズ信号を伝送できる半導体装置を提供する。
【解決手段】半導体装置は伝送制御信号生成部と、ヒューズ信号伝送部と、受信制御信号の生成部と、ヒューズ信号の受信部を備える。前記伝送制御信号生成部は、クロック信号を受信して複数個の分周クロック信号を生成し、前記複数個の分周クロックから伝送制御信号を生成する。前記ヒューズ信号の伝送部は前記伝送制御信号に同期してヒューズ信号を伝送する。前記受信制御信号生成部は前記クロック信号を受信して前記複数個の分周クロック信号を生成し、前記複数個の分周クロックから受信制御信号を生成する。前記ヒューズ信号受信部は前記受信制御信号に同期して前記ヒューズ信号を受信する。 （もっと読む）

【課題】 本発明は単一の半導体装置を構成する複数個のチップでヒューズ情報を伝送できる半導体装置に関することである。
【解決手段】半導体装置は信号伝送部及び信号受信部を含む。信号伝送部は第１チップに配置されて、伝送制御信号に同期してヒューズ情報を伝送する。信号受信部は第１チップ及び第２チップに各々配置されて、受信制御信号に同期して前記ヒューズ情報を受信する。 （もっと読む）

【課題】積層されたチップの面積を効率的に使用し、リペア動作のための非同期パラメータを減少させることができるようにした半導体集積回路及びその制御方法を提供する。
【解決手段】半導体集積回路１００は、マスターチップである第１チップ及び第１チップに積層されたスレーブチップである第２チップを備え、第２チップに第１メモリ領域ＢＫ０〜ＢＫ７が形成されるとともに、第１チップに前記第１メモリ領域の不良をリペアするための第２メモリ領域ＢＫ０ＳＲＡＭ〜ＢＫ７ＳＲＡＭが形成される。 （もっと読む）