【課題】電荷損失が発生してもデータプログラミング動作の信頼性を向上させることができるデータプログラミング方法及び半導体システムを提供する。
【解決手段】データプログラミング方法は、書き込みデータの第１ビット値がプログラミングされた複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別する段階（Ｓ１００）と、複数のメモリセルの閾値電圧の分布が前記第１電圧範囲を離脱した場合、エラー修正コードを通して前記第１ビット値を修正する段階（Ｓ２００）と、修正された前記第１ビット値及び前記書き込みデータの第２ビット値を前記複数のメモリセルにプログラミングする段階（Ｓ４００）とを含む。 （もっと読む）

【課題】所定レベルを維持するローアドレスが不要にラッチされないようにすることにより、リフレッシュ動作時に消費される電流を減少できるようにしたリフレッシュ回路を提供すること。
【解決手段】リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルス及び第１のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスを生成するイネーブルパルス生成部と、前記第１のイネーブルパルスに同期して、前記第１のローアドレスをラッチして第１のラッチアドレスを生成する第１のアドレスラッチと、前記第２のイネーブルパルスに同期して第２のローアドレスをラッチして第２のラッチアドレス及び第３のラッチアドレスを生成する第２のアドレスラッチと、を備えることを特徴とする。 （もっと読む）

【課題】マルチチップパッケージのパッケージングを容易にし、半導体メモリチップとマルチチップパッケージのパッドとを接続するボンディングによって伝送される信号のローディングを一定にすることができるようにした半導体メモリチップを提供すること。
【解決手段】第１のデータ信号と第１のストローブ信号と第１のマスク信号とが入力される第１のパッド部と、第１のモードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第１の書き込み経路回路に伝達し、交換モードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第２の書き込み経路回路に伝達する第１の選択伝達部と、を備えることを特徴とする。 （もっと読む）

【課題】複数個のチップの各々が演算コードに対して直列的に所定の演算を行うことによって各チップに異なるチップＩＤを容易に付与する。また、条件によって演算コードまたは所定コードをチップＩＤとして付与することによって各チップに望みのチップＩＤを付与する。
【解決手段】第１チップ及び第２チップを含む半導体装置において、第１チップに設けられ、第１リペア信号により初期コードに所定の演算を行って第１演算コードを生成する第１演算部と、第２チップに設けられ、第２リペア信号により第１演算コードに所定の演算を行って第２演算コードを生成する第２演算部を含む。 （もっと読む）

【課題】埋め込みビットラインの抵抗を減少させることができる半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板２０１に活性領域２０３を分離するトレンチ２０２をエッチングにより形成するステップと、活性領域２０３の何れか１つの側壁の一部を露出させた開口部２０７を有する絶縁膜２０５を形成するステップと、絶縁膜２０５上にトレンチ２０２を部分的に埋め込み、開口部２０７を埋め込むようにシリコン膜パターン２０８Ａを形成するステップと、シリコン膜パターン２０８Ａ上に金属膜２０９を形成するステップと、金属膜２０９及びシリコン膜パターン２０８Ａを反応させて、埋め込みビットラインとなる金属シリサイド膜２１１を形成するステップとを含む。 （もっと読む）

【課題】誘電特性及び漏れ電流特性を向上させることのできる半導体素子の誘電体膜の形成方法及びキャパシタの形成方法を提供する。
【解決手段】誘電体膜は、原子層堆積法により、ウェーハ上に酸化ジルコニウム（ＺｒＯ_２）及び酸化アルミニウム（Ａｌ_２Ｏ_３）で構成された誘電体膜を形成する方法であって、チャンバー内に、１つのＺｒと１つのＡｌ原子とが１つの分子を構成しているソースガスを注入し、ウェーハ上に、ＺｒＯ_２とＡｌ_２Ｏ_３とからなる［ＺｒＯ_２］ｘ［Ａｌ_２Ｏ_３］ｙ（ここで、ｘ及びｙは正数である）膜を形成するステップを繰り返すことにより、ＺｒＯ_２とＡｌ_２Ｏ_３とで構成された厚さ３０Å〜５００Åの誘電体膜を形成する。 （もっと読む）

【課題】不揮発性メモリ装置及びその製造方法を提供すること。
【解決手段】本発明の不揮発性メモリ装置の製造方法は、セル領域及び周辺回路領域を有する基板上に層間絶縁膜及びゲート電極膜が交互に積層されたゲート構造物を形成するステップと、前記セル領域の前記ゲート構造物を選択的にエッチングして、複数層の前記ゲート電極膜を一方向から分離させる第１トレンチを形成するステップと、前記周辺回路領域のコンタクト予定領域に対応する前記ゲート構造物を選択的にエッチングして、第２トレンチを形成するステップと、を含む。 （もっと読む）

【課題】アドレスピンを追加せずに複数のＭＲＳコマンドを生成することができるモードレジスタセットを備えた半導体メモリ装置を提供する。
【解決手段】データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢを生成する制御部２３０と、データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢに応じて、データパッドＤＱを介して入力される複数のＭＲＳコードＡ＜０：１２＞，ＢＡ＜０：２＞をバッファリングして出力するデータバッファ部２５０と、データバッファ部２５０から出力される複数のＭＲＳコードＡ，ＢＡをデータラインＧＩＯ，ＬＩＯを介して受信し、受信した複数のＭＲＳコードＡ，ＢＡを用いて複数のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、ＴＭＲＳ＿ＣＭＤ＜０：１２＞を生成する複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅとを備える。 （もっと読む）

【課題】不揮発性メモリ装置及びその製造方法を提供すること。
【解決手段】直列に接続した複数のメモリセルを含むメモリストリングと、前記メモリストリングの両端部にそれぞれ接続する第１及び第２選択トランジスタとを、含む不揮発性メモリ装置であって、前記メモリストリングが、第１半導体層１４５、及びメモリゲート絶縁膜を隔てて前記第１半導体層１４５と接する第２導電層１２５を含み、前記第１及び第２選択トランジスタが、それぞれ、前記第１半導体層１４５の一端及び他端と接続する第２及び第３半導体層１６５Ａ、１６５Ｂを含み、前記第２導電層１２５が配置されない領域の前記第１半導体層１４５と接する第４半導体層１６５Ｃと、を含む。 （もっと読む）

【課題】７０ｎｍ以下の金属配線を有する次世代ＤＲＡＭで要求される容量および良好な漏れ電流特性を確保できるキャパシタ及びその製造方法を提供する。
【解決手段】キャパシタ形成方法は、ストレージ電極６５を形成するステップと、ストレージ電極６５の表面をプラズマ窒化６６Ａ処理するステップと、該表面がプラズマ窒化６６Ａ処理されたストレージ電極６５上にＺｒＯ_２薄膜６７を蒸着するステップと、ＺｒＯ_２薄膜６７の表面をプラズマ窒化処理して、表面が窒化６６ＢされたＺｒＯ_２薄膜を形成するステップと、窒化６６Ｂされた前記ＺｒＯ_２薄膜上にプレート電極６８を形成するステップとを含む。 （もっと読む）