【課題】データ入力信号が所定のパターンに選択的に反転され、検査時に不具合を特定する確率を最大限にする集積回路メモリ検査用のデータ反転レジスタ技術を提供する。
【解決手段】所定の入力／出力（Ｉ／Ｏ）において、データ入力は、Ｉ／Ｏ回路用の「最悪な場合」である所望の検査パターン（たとえば、データストライプ）、または、メモリアレイ用の「最悪の場合」である列ストライプを作成するために反転されうる。次に、本発明の技術による回路は、パターンをデータ出力経路に一致し、予期されるテストデータを獲得するよう適切なデータ出力を反転する。このようにして、検査モードは、任意のメモリテスタに対し透過的となる。 （もっと読む）

【課題】ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスおよび混載ＤＲＡＭを組み込むデバイス用の、データマスキング技術を使用する早期書込みを提供する。
【解決手段】相補データ線、相補ビット線および前記相補ビット線に接続されたメモリセルを有し、前記メモリセルへの書き込み動作の高速化を実現する早期書き込み時に、データマスキングする場合は前記相補データ線対を中間電位に維持することにより、ダイレクトビット、バイト、またはワードデータマスキング機能を伴うＤＲＡＭアレイへの早期書込みを可能にする。 （もっと読む）

【課題】望ましい動作電圧レベルを得るべく制御される簡単な短絡トランジスタにより、２つまたはそれ以上の回路間における電荷共有を実現する。
【解決手段】短絡トランジスタはＰチャネル金属酸化膜半導体（ＰＭＯＳ）デバイスまたはＮチャネル金属酸化膜半導体（ＮＭＯＳ）デバイスのいずれかであり、電荷共有が起きる間での信号の起動を可能にする同じクロックを利用して制御されることができる。動作中、望ましい動作電圧レベルは、短絡トランジスタのゲートへの制御回路出力のパルス幅を増減することにより調整できる。 （もっと読む）

【課題】チェックビットの生成および症候群発生のための回路の量を少なくし、遅延及び所要電力をを小さくする。
【解決手段】パリティビット幅を選択するＥＣＣ技術であって、チェックビットの生成に必要な一の最小の第１のチェックビット数と該第１のチェックビット数に基づく一の望ましいハミング距離のための症候群とを決定することと、一のハミングコードＨ−行列における最小重み付けコード数を増加させるべく、前記第１のチェックビット数より大きい一の第２のチェックビット数を利用することと、前記第２のチェックビット数に基づき、前記チェックビットおよび症候群を生成することと、を含む技術。 （もっと読む）

【課題】多数の内部データバスを有する集積回路装置の高周波数でのデータバスの切り替えによる消費電力を低減する。
【解決手段】集積回路装置のデータバス電荷共有技術は、特に開示される例示的実施態様におけるそれぞれ約０，９倍の一の供給電圧ＶＣＣおよび０．１倍のＶＣＣである低電圧ＶＥＱ１およびＶＥＱ２を生成する２つの電圧レギュレータを用いて実施され得る。一組の信号は、ＶＣＣとＶＥＱ１との間を切り替え、第２組の信号は、ＶＥＱ２と０Ｖとの間を切り替える。二組の信号間の電荷共有は、電圧レギュレータのユニークな構成により実現する。 （もっと読む）

【課題】集積回路メモリ内に存在するエラー修正回路にテストモードを提供する。
【解決手段】テストモードに入り、完全に機能的なものかまたはただの一部機能的なものかどうか、既知のエラーを任意のメモリチップに強制するよう特定の位置を選択することを可能にする。付加回路は、強制されたデータエラーを実行するために要求されるいかなる付加的なスピードロスまたはエリアペナルティも最小化する、既存のバッファおよびドライバがすでにあるデータパスに配置されることができる。第１の一般的方法では、所定の時間に、論理０が選択されたデータラインに強制される。第２の一般的方法では、所定の時間に、論理１が選択されたデータラインに強制される。 （もっと読む）

【課題】データドライバとメモリ内における関連入力バッファとの間のデータスキューを最小にするクロック分布ツリーを得る。
【解決手段】集積回路メモリのクロック分布ツリーは一組のデータドライバと該ドライバに結合される一組の対応する入力バッファ、該ドライバに結合される第１のクロック分布ツリー、入力バッファに結合される第２のクロック分布ツリーを含む。第１、第２のクロック分布ツリーは、実質的に合致しかつそっくりな分布ツリーである。第１のクロック分布ツリーのライン幅は、第２のクロック分布ツリーのライン幅と実質的に同じである。第１のクロック分布ツリーのライン間隔は、第２のクロック分布ツリーのライン間隔と実質的に同じである。第１、第２のクロック分布ツリーの多数のトポロジは、それらが合致しかつそっくりである限り、収容される。集積回路メモリの有効時間は、最大化され、データ及びクロックスキューは、最小化される。 （もっと読む）

【課題】柔軟な多重化および選択電荷共有機能を有する電荷共有回路。
【解決手段】電荷共有回路は、一の第１の入力バスの対と、一の第２の入力バスの対と、一の出力バスの対とを含む。一のキャパシタＣ１は、一の第１の内部ノードＥＱ１と、一の第２の内部ノードＥＱ２との間に接続される。一の第１の回路は、第１の内部ノードＥＱ１と、第１の入力バスの対、第２の入力バスの対、および、出力バスの対とを選択的に接続する。第２の回路は、第２の入力ノードＥＱ２と、第１の入力バスの対、第２の入力バスの対、および、出力バスの対とを選択的に接続する。第３の回路は、第１の入力バスの対を基準電圧に選択的に接続する。第４の回路は、第２の入力バスの対を基準電圧に選択的に接続する。 （もっと読む）

【課題】ＤＲＡＭベースのメモリ装置および埋込ＤＲＡＭが組込まれたものにおいてリフレッシュ動作を行なうための従来のアプローチの欠陥を克服する。
【解決手段】クロック（ＣＬＫ）サイクルをカウントすることにより、クロック信号はＤＲＡＭに与えられるＰＶＴについて安定した周波数を示すのでリフレッシュ時間（ｔREF）はＰＶＴに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。主要な内部クロック（ＩＣＬＫ）信号は、スリープモード（ＺＺモード）に入った後、装置のチップまたは埋込メモリの周辺を伝搬しないよう抑制される。このときさらに、関連する回路の多くは、典型的にはパワーゲーティングトランジスタに負のゲート−ソース電圧（ＶGS）を与える昇圧されたレベルを有する信号によって、電力を保存するためパワーゲーティングされることができる。 （もっと読む）

【課題】集積回路メモリにおけるスキューされたデータバス状態の間に電荷共有機能を提供する。
【解決手段】電荷共有回路は、電荷リサイクル機能を提供すべく、電荷共有ラインセットにおける容量ラインのそれぞれに結合される。予備のクロック信号は、第１の容量ラインに電圧差を生じさせるよう予備の駆動回路をトリガすべく、第１のクロック期間にワンサイクル早くアクティブになる。第１の容量ラインにおける予備電圧信号は通常より早く生じ、第２の容量ラインと第１の容量ラインとの間の適切な電荷共有を実現する。また、補助制御信号が基準読み取り回路をトリガすることにより、適切な電荷共有のための実数データに存在する電圧と同様のデータおよび電圧が第１の容量ラインに生成される。補助読み取りおよび駆動回路ブロックは、正常な読み取りおよび駆動回路の部分コピーなので、適切な容量性信号ライン上に電圧の一致が生じ得る。 （もっと読む）