【課題】産業上の適用に対して処理チップ、チップを含むシステム、マルチプロセッサ装置およびマルチコアプロセッサ装置を提供すること。
【解決手段】複数のダイスが含まれており、第１のダイスには複数のプロセッサユニットが含まれており、少なくとも１つの第２のダイスには少なくとも１つのデータ記憶メモリ装置が含まれており、前記の第１および第の２のダイスを配置構成して、第１の層に設けられている前記のプロセッサユニットの少なくとも１つの部分集合毎に、専用の記憶メモリ装置が第２の層に設けられていることを特徴とするデータ処理チップを構成する。 （もっと読む）

【課題】産業的使用のために新たなものを提供すること。
【解決手段】データ流の管理方法において、データに識別子を割り当てる、
ことを特徴とする方法。 （もっと読む）

【課題】送信器および受信器が多次元構成されている中でデータを管理および伝送する方法を提供する。
【解決手段】複数のＰＡＥからなるシーケンスの形成方法において、データに割り当てられた識別子をデータソースおよび／またはデータ宛先のアドレシングのために用いる方法。 （もっと読む）

【課題】ＦＩＦＯの出し過程を、以前にデータ語が読出・書込みされている場合には再び開始することができるＦＩＦＯ記憶方法を提供する。
【解決手段】データ流を複数の独立した分岐路に分配し、続いて個々の分岐路を１つのデータ流に統合する。このとき個々のデータ流は時間的に正しい順序で再び統合される。このデータ流の相互の同期のために、ＦＩＦＯの書き込み読み出しに関するフロー制御を、コンフィギュレーション可能なプロトコルにより提供する。 （もっと読む）

【課題】送信器および受信器の多次元構成におけるデータのながれを再構成可能とする。
【解決手段】複数の送信器で１つの送信器のデータを伝送する方法において、すべての送信器のデータ取り込みの受領確認を論理的に結合し、複数の送信器の伝送要求の順序を記憶し、データの伝送を当該順序で正確に行う、また、各送信器に、バスアクセス要求がなされる際に送信器番号を割り当て、該送信器番号は送信器の順序における当該送信器の位置を表わす。 （もっと読む）

【課題】産業的使用のために新たなものを提供すること。
【解決手段】インタフェースエッジにメモリを挿入する、ことを特徴とするグラフのパーティショニング方法。 （もっと読む）

【課題】データ処理ユニットがコンフィギュレーション化可能エレメントのセル装置、コンフィギュレーションデータ送信ユニットを有し、該送信ユニットはロードロジック回路／コンフィギュレーション内部セル／コンフィギュレーション信号源として用いられる別の固定的にインプリメントされた機能ユニットとして実現されている形式のデータ処理ユニットをコスト、構成面で改良する。
【解決手段】エレメント／コンフィギュレーションデータ送信ユニット間通信ユニットとして、コンフィギュレーションメモリ、制御部を有しているスイッチングテーブルが設けられ、該制御部により読み出し、書き込み位置ポインタをイベントの到来に応答してコンフィギュレーションメモリ場所に移動させて、コンフィギュレーション語をコンフィギュレーションすべきエレメントに伝送して、再コンフィギュレーションが実時間で実施される。 （もっと読む）

本発明はハードウェア定義方法に関する。この方法においては、パラメータ化可能で実行可能なエレメントのライブラリを準備し、パラメータを選択し、選択されたパラメータを用いてエレメントを作成し、作成を簡略化することが提案される。
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【課題】カスケード接続可能であり、その機能と網目化がフレキシブルにコンフィギュレートできる計算機構を提供することである。
【解決手段】構築可能なセルユニットとしてプログラム可能な計算ユニットには、数学的および／または論理的基本演算を実行するための計算機構と、アドレシング可能な機能および／または網目化設定手段（Ｆ−Ｐｌｕｒｅｇ，Ｍ−Ｐｌｕｒｅｇ）が、構築すべき機能および／または網目化が処理データバスに依存しないようにするために設けられている。 （もっと読む）

本発明はデータ処理論理セルフィールドおよび少なくとも１つのシーケンシャルなＣＰＵを有するデータ処理装置に関する。このデータ処理装置においては、殊にブロック的な形態でのデータ交換のためのシーケンシャルなＣＰＵとデータ処理論理セルフィールドとの結合がキャッシュメモリに案内される配線を実現することが提案される。
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