【課題】ＢＯＣ回路を削減することで、回路面積の縮小及び消費電力の低減を実現する。
【解決手段】半導体装置１は、複数の第１のデータ線ｄｗｂｕｓ＿ｉｎと、複数の第２のデータ線ｄｗｂｕｓ−ｏｕｔと、複数の第３のデータ線ＲＷＢＵＳ＿ＤＱと、複数の第４のデータ線ＲＷＢＵＳ＿ＤＢＩと、アドレス情報に従って複数の第１のデータ線ｄｗｂｕｓ＿ｉｎから供給された複数のリードデータの順序を並べ替えて複数の第２のデータ線ｄｗｂｕｓ−ｏｕｔへ供給するＢＯＣ回路１７と、所定の条件に従って、複数の第２のデータ線ｄｗｂｕｓ−ｏｕｔから供給されたリードデータを反転して複数の第３のデータ線ＲＷＢＵＳ＿ＤＱへ供給するＤＢＩ回路１８と、を備える。好ましくは、ＤＢＩ回路１８は、反転の情報を示す判定ビットを生成して複数の第４のデータ線ＲＷＢＵＳ＿ＤＢＩへ供給する。 （もっと読む）

【課題】素子数が少なく、遅延が小さく、ドライバ能力を有するＸＯＲゲート回路を提供する。
【解決手段】論理回路１は、電源電位ＶＰＥＲＩとノードｎ１の間に接続されたトランジスタＴ１と、電源電位ＶＰＥＲＩとノードｎ２の間に接続されたトランジスタＴ２と、電源電位ＶＳＳとノードｎ３の間に接続されたトランジスタＴ３と、電源電位ＶＳＳとノードｎ４の間に接続されたトランジスタＴ４と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ５，Ｔ７と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ９，Ｔ１１と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ６，Ｔ８と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ１０，Ｔ１２とを備える。出力信号Ｙは、トランジスタＴ５，Ｔ７の接続点及びトランジスタＴ６，Ｔ８の接続点から取り出される。 （もっと読む）

【課題】動作速度と駆動能力とのバランスが調整された多入力論理回路を備えた半導体装置を提供する。
【解決手段】３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路（ＸＯＲ＿Ｈ）を備え、当該多入力論理回路は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路（ＸＯＲ＿Ｄ６１）と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい第２の２入力論理回路（ＸＯＲ＿Ｆ６１、ＸＯＲ＿Ｆ６２）とを含み、前記第１の２入力論理回路が前記多入力論理回路の最終段として動作し、前記第２の２入力論理回路が前記第１の２入力論理回路に信号を供給する前段回路の少なくとも一部として動作することを特徴とする。 （もっと読む）

【課題】チップ積層体を構成する半導体チップのクラックを防止しつつ、半導体装置のコストアップを抑制する手段を提供する。
【解決手段】半導体装置１はチップ積層体１１と絶縁材料から成る補強層１６を有する。チップ積層体１１は、貫通電極１３を有する複数の半導体チップ１０が互いに積層されて成る。補強層１６は、チップ積層体１１の一方の端に位置する第１の半導体チップ１０の、チップ積層体１１の他の半導体チップとは反対側の一面に形成されている。 （もっと読む）

【課題】入力信号に基づいて位相の一致した相補の出力信号を生成する。
【解決手段】半導体装置に含まれるスプリッター回路１０は、入力信号ＩＮＴを受けて反転信号ＩＢ１を出力するインバータＩＮＶ１と、反転信号ＩＢ１を受けて非反転信号ＩＴ１（第１の出力信号）を出力するインバータＩＮＶ２が縦続接続される信号パスＰＡＳＳ１を含む。また、スプリッター回路１０は、入力信号ＩＮＴを受けて反転信号ＩＢ３（第２の出力信号）を出力するインバータＩＮＶ３を含む信号パスＰＡＳＳ２を含む。また、インバータＩＮＶ３と補助インバータＩＮＶＣは出力信号線を共有する。インバータＩＮＶ３と補助インバータＩＮＶＣは、共に、入力信号ＩＮＴの反転信号を電源とする。 （もっと読む）

【課題】半導体装置のトランジスタのシリコンピラー上部に活性領域を設ける際に、エピタキシャル成長により前記シリコンピラー上部に形成されるシリコン膜の高さが、前記トランジスタ毎にばらつくことを防ぎ、前記シリコン膜への導電型ドーパントの注入深さを均一にする半導体装置の製造方法を提供する。
【解決手段】基板の主面に柱状のシリコンピラーを形成するシリコンピラー形成工程と、前記シリコンピラーを覆うように第１の絶縁膜を形成する第１絶縁膜形成工程と、前記第１の絶縁膜を上面から除去し、前記シリコンピラー上部の上面及び側面を露出させる第１絶縁膜除去工程と、前記シリコンピラー上部の上面及び側面にエピタキシャル成長法によりシリコン膜を形成するシリコン膜形成工程とを有する。 （もっと読む）

【課題】テスト回路をリセットするテスト信号発生回路を備えた半導体装置を提供する。
【解決手段】活性レベルのテストモード信号に基づきテストを実行するテスト回路（ＣＫＴ１〜ＣＫＴ４）と、テストモード設定コマンドに基づいて活性レベルのテストモード信号（ＴＭＳ）を出力するテスト信号発生回路（１０６）と、外部から入力される半導体装置の動作を有効とする有効信号（ＣＫＥ）に基づいて前記テスト信号発生回路が前記テストモード信号を電源投入時から所定期間非活性レベルに維持させるリセット回路（４０）と、を備える （もっと読む）

【課題】外部電圧ＶＤＤの変動に伴うレイテンシカウンタのラッチマージンの低下を抑制する。
【解決手段】半導体装置１０は、外部電圧ＶＤＤで動作する第１の回路と、外部電圧ＶＤＤよりも低い内部電圧ＶＰＥＲＩで動作する第２の回路とを有するデータ入出力回路７８と、外部クロック信号ＣＫ，／ＣＫに基づき、データ入出力回路７８の動作タイミングを制御する内部クロック信号ＬＣＬＫＯＥＴを生成するＤＬＬ回路２３とを備え、ＤＬＬ回路２３は、内部電圧ＶＰＥＲＩで動作する回路を含む一方、外部電圧ＶＤＤで動作する回路を含まないことを特徴とする。 （もっと読む）

【課題】素子分離すべき領域にダミーの補助ゲートを配置することで、電気的に分離する方法（ＦＳ方式）を採用しつつ、補助ゲートに給電するための新たな専用の配線を設けることによるチップの縮小化の弊害を解消する半導体装置を提供する。
【解決手段】半導体基板２に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置１であって、半導体基板２に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲート２８ａが、半導体基板２と電気的に接続されている。 （もっと読む）

【課題】複数の埋め込みゲート型トランジスタが形成されたメモリセル領域と周辺回路領域を有する半導体装置の製造において、前記埋め込みゲート型トランジスタの半導体層とコンタクトプラグとの接触抵抗及び前記埋め込みゲート型トランジスタ毎の電流駆動特性のばらつきの増加を防ぐ。
【解決手段】半導体基板上に第１の半導体層と、前記第１の半導体層の下面と接する前記第１の半導体層よりも低い不純物濃度である第２の半導体層とを形成する工程と、前記第１の半導体層及び前記第２の半導体層から成る活性領域を少なくとも２つの領域に分ける溝内にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の主面を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記第１の半導体層の上面の一部を露出させるコンタクトホールに導電膜を埋め込んでコンタクトプラグを形成する工程を有する半導体装置の製造方法。 （もっと読む）