説明

川崎マイクロエレクトロニクス株式会社により出願された特許

1 - 10 / 449


【課題】 フレームメモリにすでに書き込まれた直前のフレームを構成する画素の画素値を示すデータの出力を開始するまでの遅延時間の短縮化が図られたメモリ制御回路、および回路規模の削減化が図られた画像処理装置を提供する。
【解決手段】 垂直同期信号VSYNCの立ち下がりエッジをSDRAMコントローラ22で検知して、初期アドレスにクリアされたアドレス信号A,読み出しを指示するコマンドCを生成してSDRAM10に供給し、SDRAM10から所定の範囲の過去データを先読みして読み出し用FIFO23に格納しておき、現在データの入力が開始された後に読み出し用FIFO23から読み出して出力する。 (もっと読む)


【課題】パターン検出回路の回路規模を削減し、コストダウンすることができる受信装置を提供する。
【解決手段】Mビット長の特定パターンを含むシリアルデータをNビット(N<M)幅のパラレルデータに変換する変換回路と、パラレルデータの、連続するNビットの範囲のそれぞれのビットを先頭とするLビット(N≦L<M)の部分と特定パターンの対応する部分とを比較する比較回路と、比較回路が、連続するNビットの範囲の先頭からKビット目(K=0〜N−1)を先頭とするLビットの部分と特定パターンの先頭からLビットの部分との一致を検出し、さらに、L/Nの商をq、余りをrとして、Nビットの範囲およびK、N、q、rによって決まる特定の周期内に、特定のビットを先頭とするJビット(J≦M−L)の部分と特定パターンのL+1ビット目からJビットの部分との一致を検出する検出回路とを備える。 (もっと読む)


【課題】少数点逓倍の精度を向上させ、累積ジッタを低減した周波数シンセサイザを提供する。
【解決手段】位相比較器1と、チャージポンプ2と、ローパスフィルタ3と、電圧制御発振器4と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備える。帰還回路は、電圧制御発振器4の出力クロック信号を分周する可変分周器5と、電圧制御発振器4の8相のクロック信号から1つの位相のクロック信号を選択するマルチプレクサ7と、マルチプレクサ7で選択した特定の位相のクロック信号により可変分周器5のクロック信号をリタイミングするリタイミング回路(DFF回路8,9とアンド回路10)とを備える。 (もっと読む)


【課題】遅延経路を切り替えるマルチプレクサの遅延時間をキャンセルした遅延クロック信号生成回路を実現する。
【解決手段】N段直列接続の単位遅延段13からなり初段の単位遅延段13にクロック信号CLK1が入力する遅延回路10と、単位遅延段13のマルチプレクサ12と同一の遅延時間を有するN段直列接続のマルチプレクサ21からなり初段のマルチプレクサ21にクロック信号CLK1が入力する補正回路20と、遅延回路10の出力クロック信号CLKAと補正回路20の出力クロック信号CLKBとの位相差がクロック信号CLK1の1周期に等しくなるように遅延回路10の各単位遅延段13の遅延を制御するDLL制御回路30と、N段直列接続のマルチプレクサ12と同一の遅延時間を有するN段直列接続のマルチプレクサ61からなる調整回路60A、60Bとを備える。 (もっと読む)


【課題】小さな回路規模で複数のパラレルシリアル変換回路を確実にテストすることが可能な半導体集積回路等を提供する。
【解決手段】第1および第2のパラレルシリアル変換回路と、第1および第2のテスト用パラレルデータ列を生成するテスト用パラレルデータ列生成回路と、第1および第2のパラレルシリアル変換回路が変換した第1および第2のシリアルデータビットの一致/不一致を検出する検出回路とを備えた半導体集積回路において、テスト用のパラレルデータ列生成回路が共通のテスト用パラレルデータ列を構成するそれぞれのパラレルデータのビットを第1のビット数だけシフトして第2のテスト用パラレルデータ列を生成するパラレルビットシフト回路を含み、検出回路が第1のシリアルデータと第2のシリアルデータとの一方のビットをシフトして比較回路に入力されるタイミングをそろえるシリアルビットシフト回路とを含む。 (もっと読む)


【課題】
簡潔な構成でコード信号の遷移を検出する遷移検出回路を提供する。
【解決手段】
1ビットずつ遷移するグレイコードの遷移を検出する検出回路において、グレイコードのビットに含まれる1の個数が偶数であるか奇数であるかによって変化する信号を出力する組み合わせ論理回路と、組み合わせ論理回路の出力が変化したときに有効となる遷移検出信号を生成する比較回路とを備える。 (もっと読む)


【課題】特定パターンの連続検出を効率良く行い、かつ連続検出回数を正しく判断することができる受信装置を提供する。
【解決手段】受信装置は、Mビット長の特定パターンを含むシリアルデータをNビット(N<M)幅のパラレルデータに変換するシリアルパラレル変換回路と、所定のビット幅のパラレルデータを格納するレジスタ群と、所定のビット幅のパラレルデータのうちの連続するMビットの複数の格納パターンのそれぞれと特定パターンとを比較する比較回路と、比較回路が、パラレルクロックの第1の周期内に、Nビットの範囲の先頭からKビット目(K=0〜N−1)を先頭とする格納パターンと特定パターンとの一致を検出し、さらに、M/Nの商をQ、余りをRとして、Nビットの範囲およびK、N、Q、Rによって決まる特定の周期内に、特定のビットを先頭とする格納パターンと特定パターンとの一致を検出して、特定パターンを含むシリアルデータの受信を検出する検出回路とを備える。 (もっと読む)


【課題】イネーブル等の制御信号を用いず、且つスタートアップ動作が完了した後は消費電流が極少なるスタートアップ回路を提供する。
【解決手段】2つの電流ルートの電流が0値で且つノードN11が高電位になる第1安定状態と、前記2つの電流ルートの電流が0値以外で同値になり且つノードN11が前記高電位よりも低い第1所定値になる第2安定状態をもつ対象回路のためのスタートアップ回路において、ノードN11の電位が第1所定値を超えているとき検出出力を出力するトランジスタMN21と、MN21が検出出力を出力するときバイアス電圧を生成するトランジスタMN23と、MN23でバイアス電圧が生成されるとノードN11の電位を低下させるトランジスタMN22とを備える。ノードN11の電圧が第1所定値に達すると、MN21が検出出力の出力を停止し、MN23がバイアス電圧の生成を停止し、MN22が動作を停止する。 (もっと読む)


【課題】従来とほぼ同等の回路および回路規模で高速なパン動画のフレーム補間を行うことができる画像処理装置を提供する。
【解決手段】画像処理装置は、現在フレームの画素データをラインの順番に受信してラインメモリに記憶し、過去フレームの画素データをラインの順番にフレームメモリから読み出してラインメモリに記憶するメモリ制御回路と、パン速度の縦方向成分に応じて定めた第1の移動量M1だけ、縦方向成分を削減した縦方向成分削減済み動きベクトルを受け取り、動きベクトルによって対応づけられる、現在フレーム画素データと過去フレーム画素データとに基づいて、補間フレームの画素データを生成する補間フレーム生成回路とを備える。メモリ制御回路は、ラインメモリに過去フレーム画素データを記憶するタイミングを、第1の移動量M1がゼロである場合の標準タイミングから、第1の移動量M1に対応する第2の移動量M2だけ移動する。 (もっと読む)


【課題】 本発明は、過電圧による破壊の回避手段をもつ半導体集積回路に関し、通常動作に悪影響を与えるのを避けつつ過電圧印加に対する保護を図る。
【解決手段】 第1の端子と入力部が接続している入力回路と、入力回路の出力部と接続する第1の手段と、入力回路と第2の端子との間に接続する第1のスイッチとをもち、上記第1のスイッチは、通常状態では入力回路と第2の端子との接続を維持し、過電圧の入力を検知すると接続を解除し、上記第1の手段は、第1の端子に過電圧が印加されると出力部の電位を上昇させ、入力部との電位差を小さくして入力回路の破壊を防止する。 (もっと読む)


1 - 10 / 449