毎回加算後に飽和するか、または毎回加算の結果をラップ・アラウンドするかを選択して、ｍ個の入力オペランドにアキュムレータ値を加えた総和をとる簡約ユニットを備えるプロセッサを提供すること。簡約ユニットは、さらに、入力オペランドのビットを単純に反転し、複数の簡約加算器のそれぞれへのキャリーを１に設定することにより複数のｍ個の入力オペランドをアキュムレータ値から引くことができる。簡約ユニットをｍ個の並列乗算器と併用し、ドット積および他のベクトル演算を飽和算術演算またラップアラウンド算術演算とともに高速実行することができる。

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各々がそれぞれ下位部分と上位部分のような第１の部分と第２の部分に分割可能である少なくとも第１および第２の入力オペランドに算術演算を実行するための算術演算装置である。この算術演算装置は第１の演算回路、第２の演算回路、選択回路、および飽和回路を有する。桁上げ伝搬加算器を含むことが可能である第１の演算回路は、少なくとも暫定合計および桁上げ出力を発生させるために入力オペランドの第１の部分を処理する。二重加算器および事前の飽和検出器を含むことが可能である第２の演算回路は、１つまたは複数の暫定合計およびいくつかの飽和フラグを発生させるために入力オペランドの第２の部分を処理する。選択回路は、第１の演算回路の桁上げ出力に基づいて第２の演算回路の１つまたは複数の出力を選択するように構成される。飽和回路は第１の演算回路および選択回路の対応する出力部に連結された入力部を有し、算術演算の結果を発生させるように構成される。

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信号（１）を受信するためのアンテナ（１０）と、アンテナに接続された入力フィルタ（１２）とを含む振幅変調受信器。可変利得増幅器（１６）は、入力フィルタに接続され、利得制御信号に応答する。Ａ／Ｄ変換器は、可変利得増幅器に接続され、サンプリング信号に応答し、サンプリングされたデジタル信号を供給する。Ｄ／Ａ変換器（２２）は、復調信号を受信し、アナログ出力信号を供給する。コントローラ（２０）は、Ａ／Ｄ変換器からのサンプリングされたデジタル信号を受信・復調し、可変利得増幅器に対する利得制御信号を生成し、Ａ／Ｄ変換器に対するサンプリング信号を生成し、復調信号をＤ／Ａ変換器に供給する。利得制御信号およびサンプリング信号の復調および生成はソフトウェアで実行される。
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多重化されたアクイジション・インジケータ・ビットｙ＝Ｂ×ＡＩ＋ｎの受信を含む、通信システム内の受信器でアクイジション・インジケータ・ビットＡＩ_ｓを決定する方法であって、Ｂは、基地局およびＵＥの両方で知られているシグニチャの行列であり、ＡＩは全アクイジション・インジケータ・ビットであり、ｎは雑音を表す。次に、式（Ｉ）の関数としてアクイジション・インジケータ・ビットの推定値ＡＩ_ＭＭＳＥ（ｓ）が計算され、Ｂ^Ｔ（ｓ，．）は、アクイジション・インジケータ・ビットＡＩ_ｓの転置行列Ｂ^Ｔのｓ行目のベクトルである。最後に、アクイジション・インジケータ・ビットＡＩ_ｓが以下のように設定される。すなわち、ＡＩ_ＭＭＳＥ（ｓ）＜Ｒの場合はＡＩ_ｓ＝−１、Ｒ≦ＡＩ，_ＭＭＳＥＳＥ（ｓ）＜Ｕの場合はＡＩ_ｓ＝０、ＡＩ_ＭＭＳＥ（ｓ）≧Ｕの場合はＡＩ_ｓ＝１であり、ＲおよびＵは決定閾値である。
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前方変数α（．）および後方変数β（．）の関数である対数事後確率比Ｌ（ｕ_ｋ）を用いた復号方法。該方法は、前方変数α（．）および後方変数β（．）を例えば２つの部分ｐおよびｑ（ただし、ｐ＋ｑはコード・ワードＵの長さに等しい）に分割することを含む。前方部分α（．）を並列計算し、後方部分β（．）を並列計算する。α（．）およびβ（．）の並列計算部分を用いて比Ｌ（ｕ_ｋ）を計算する。 （もっと読む）

所与のプログラム内のすべての変数がプログラム内の所与の変数ｘ、ｙ、…に適用される所与の非循環数学関数ｆ（ｘ，ｙ，…）と等しいかどうかを最適化コンパイラによって判定する方法。１実施形態で、この方法は、関数ｆ（ｘ，ｙ，…）の値の諸ビットを入力ｘ、ｙ、…の諸ビットのブール関数として表すことと、すべての変数ｖおよびプログラム・ステートメントｓについて、ｓが実行される時にｖによってとられる値をｘ、ｙ、…の諸ビットのブール関数Ｖ（ｓ，ｖ）（ｘ，ｙ，…）として表すことと、すべてのステートメントｓについて、ステートメントがその下で実行される条件を入力ｘ、ｙ、…の諸ビットのブール関数Ｃ（ｓ）（ｘ，ｙ，…）として表すこととを含む。最後に、所与の変数ｖおよびプログラム・ステートメントｓについて、次のブール式Ｃ（ｓ）（ｘ，ｙ，…）Ｐ⇒Ｖ（ｓ，ｖ）（ｘ，ｙ…）＝ｆ（ｘ，ｙ，…）が成り立つかどうかの判定を、ブール充足可能性オラクルを使用して行う。第２の実施形態では、方法は、ｆ（ｘ，ｙ，…）の値を、対応する述部Ｐ_ｊ（ｘ，ｙ，…）を有する複数の関数ｆ_ｊ（ｘ，ｙ，…）として表すことと、すべての変数ｖおよびプログラム・ステートメントｓについて、ｓが実行される時にｖによってとられる値を、述部Ｐ_ｊ（ｘ，ｙ，…）ごとに１つの複数の関数Ｖ_ｊ（ｓ，ｖ）（ｘ，ｙ，…）として表すことと、すべてのステートメントｓについて、ステートメントがその下で実行される条件を、述部Ｐ_ｊ（ｘ，ｙ，…）ごとに１つの複数の関数Ｃ_ｊ（ｓ）（ｘ，ｙ，…）として表すこととを含む。最後に、判定は、所与の変数ｖおよびプログラム・ステートメントｓについて、述部Ｐ_ｊ（ｘ，ｙ，…）および条件Ｃ_ｊ（ｓ）（ｘ，ｙ，…）が真である時に、必ず、Ｖ_ｊ（ｓ，ｖ）（ｘ，ｙ，…）＝ｆ_ｊ（ｘ，ｙ，…）であるかどうかの判定である。 （もっと読む）

ＩおよびＱを有し変調されるデータ・ビットのサンプルを、ルックアップ・テーブルに格納し、変調、拡散、オーバ・サンプリング、およびフィルタリングを行うことにより、送信機の速度を向上させる方法。ビットＩおよびＱは差分変調され、差分変調に基づいてテーブルがインデックス付けされる。
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符号分割多重アクセス通信システムの受信器が、ブロックベース・チップ・タイミング評価を含む。チップ・タイミング評価が、アーリーレイト・シンクロナイザの第１レッグおよび第２レッグのそれぞれにおいてチップの指定ブロックにわたって平均演算を実施することによって、受信信号のサンプルから生成される。チップ・タイミング評価は、第１レッグと第２レッグとの出力差に対応するエラー信号の関数として決定され、符号生成装置クロックを調整する、またはそうでない場合は受信器のチップ・タイミングを制御するために使用される。例示的な実施形態では、別々のブロックベース・チップ・タイミング評価装置が、レーキ受信器のフィンガのそれぞれにおいて実施される。
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マルチスレッド・プロセッサは、要求元スレッドから宛先スレッドに向けられたスレッド間割込みを処理するための割込みコントローラを含む。例示的一実施形態では、割込みコントローラは、宛先スレッドへのスレッド間割込みの送達を求める要求を受信し、スレッド間割込みの宛先スレッドがスレッド間割込みの受信をイネーブルにしているかどうかを判断し、宛先スレッドがスレッド間割込みの受信をイネーブルにしているときは、スレッドＩＤを使用して宛先スレッドへのスレッド間割込みの送達を制御する。要求元スレッドは、マルチスレッド・プロセッサのフラグ・レジスタ内の対応する割込み保留ビットをセットすることによって、宛先スレッドへのスレッド間割込みの送達を要求する。マルチスレッド・プロセッサのイネーブル・レジスタの対応するイネーブル・ビットがセットされている場合は、宛先スレッドのスレッド間割込みの受信はイネーブルである。このフラグ・レジスタおよびイネーブル・レジスタは、割込みコントローラ内部に実装される。
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マルチスレッド・プロセッサでのトークン・トリガ・マルチスレッディングの技術が開示される。マルチスレッド・プロセッサの複数のスレッドの命令発行シーケンスは、１つまたは複数の命令を発行することが許される次のスレッドを識別する値を格納する少なくとも１つのレジスタをスレッドの各々に関連付け、かつ命令発行シーケンスを制御するようにその格納された値を利用することによって制御される。例えば、マルチスレッド・プロセッサの複数のハードウェア・スレッド・ユニットの各々は、そのハードウェア・スレッド・ユニットで更新可能な対応するローカルレジスタを含むことができ、ハードウェア・スレッド・ユニットの特定のもののローカルレジスタは、その特定のハードウェア・スレッド・ユニットが１つまたは複数の命令を発行した後で１つまたは複数の命令を発行することが許される次のスレッドを識別する値を格納している。さらにまたは代わりに、グローバルレジスタ配置を使用することができる。このプロセッサは、スレッド機能停止につながるブロック状態を生じさせることなく、命令発行シーケンスをスレッドの任意の交互になる偶数・奇数シーケンスに一致させるように構成することができる。
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