【課題】アイドルトーンを抑制するとともに、オフセット電圧を高精度にキャンセルすることが可能なＤ／Ａコンバータを提供する。
【解決手段】カレントＤＡＣ回路１６とアナログＬＰＦ回路１８との間に調整回路５３を設ける。調整回路５３は、デコーダ５２と、カレントソースアレイ５０と、減算器５１とを含む。デコーダ５２は、カレントソースアレイの選択数を入力し、カレントソースアレイの選択数の入力に基づいて、カレントソースアレイ５０は駆動される。減算器５１は、カレントＤＡＣ回路１６の出力信号とカレントソースアレイ５０の出力信号とを減算して加算器３８に出力する。 （もっと読む）

【課題】本発明は、ＭＯＳトランジスタの電流駆動能力をより向上させることができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１、ＰＭＯＳトランジスタＰ１、およびＳｉＣ層１０を備えている。半導体基板１は、シリコンから成る。ＰＭＯＳトランジスタＰ１は、半導体基板１の上面内に形成される。ＳｉＣ層は、ＰＭＯＳトランジスタＰ１のチャネル領域の下方から、ＰＭＯＳトランジスタＰ１を構成する電極領域内若しくは電極領域下に渡って、形成される。 （もっと読む）

【課題】半導体装置の製造において、細線化したゲート電極上のシリサイドにおける凝集の防止および当該シリサイドの薄膜化を両立する。
【解決手段】ＮＭＯＳトランジスタのゲート電極１２並びにソース・ドレイン領域１５の上部、およびＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５には、それぞれＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓが自己整合的に形成されている。Ｎｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓは、ＮｉおよびＳｉを主成分とし、化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂である。但しそれらはＰｔ，Ｖ，Ｐｄ，Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％未満の固溶量で含んでいる。 （もっと読む）

【課題】半導体装置を高集積化および高性能化することのできる技術を提供する。
【解決手段】ＳＯＩ−ＭＩＳＦＥＴは、ＳＯＩ層３と、ＳＯＩ層３上にゲート絶縁膜１５を介して設けられたゲート電極３５ａと、ゲート電極３５ａの両側壁側のＳＯＩ層３上に、ＳＯＩ層３からの高さがゲート電極３５ａよりも高く設けられ、ソース・ドレインを構成する積上げ層２４とを有している。また、バルク−ＭＩＳＦＥＴは、シリコン基板１上にゲート絶縁膜１５より厚いゲート絶縁膜１６を介して設けられたゲート電極３５ｂと、ゲート電極３５ｂの両側壁側の半導体基板１上に設けられたソース・ドレインを構成する積上げ層２５とを有している。ここで、積上げ層２４の厚さが、積上げ層２５の厚さよりも厚く、ゲート電極３５ａ、３５ｂの全体、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレインの一部、およびバルク−ＭＩＳＦＥＴのソース・ドレインの一部がシリサイド化されている。 （もっと読む）

【課題】アルミニウム合金配線層にエッチングなどのダメージを与えることなく、側壁堆積物やレジスト残渣を洗浄除去できる半導体洗浄用組成物並びに、その半導体洗浄用組成物を用いた半導体素子の製造方法を提供する。
【解決手段】有機酸とアンモニアとフッ素化合物の混合水溶液からなることを特徴とする半導体洗浄用組成物を用いる。また、無機酸とフッ素化合物の混合水溶液からなることを特徴とする半導体洗浄用組成物を用いる。さらにこれらの半導体洗浄用組成物を用いてアルミニウム合金から構成される金属配線層３の側壁堆積物６やレジスト残渣を洗浄除去する工程を有する。 （もっと読む）

【課題】本発明の目的は、使用する容量比の大きなフィルタカットオフ周波数を自動調整すること、並びにその自動調整にかかる時間を短縮することにある。
【解決手段】チャネルフィルタ回路の帰還容量及び不帰還容量（接地容量）ごとにフィルタカットオフ周波数自動調整回路及び誤差修正用のレジスタを設ける。これにより、帰還容量及び不帰還容量の容量差による誤差の拡大を招くことなく、フィルタカットオフ周波数の調整が可能となる。 （もっと読む）

【課題】性能を損なうことなく、さらに余分な製造工程を追加することなく、容量素子の面積を縮小した半導体装置の技術を提供する。
【解決手段】第１容量絶縁膜を介して設けられた半導体基板の活性領域と、選択用ｎＭＩＳの選択ゲート電極と同一層の導体膜からなる下部電極ＣＧｃｂとの間で第１容量部を構成し、電荷蓄積層を含む多層構造の絶縁膜と同一層の第２容量絶縁膜を介して設けられた下部電極ＣＧｃｂと、メモリ用ｎＭＩＳのゲート電極と同一層の導体膜からなる上部電極ＭＧｃｔとの間で第２容量部を構成し、第１容量部と第２容量部とから積層型容量素子Ｃ１を構成し、下部電極ＣＧｃｂの平面形状を、第１の間隔Ｓ１を設けて第１の幅Ｗ１の線状の導体膜が第１の方向に沿って複数本形成され、第２の間隔Ｓ２を設けて第２の幅Ｗ２の線状の導体膜が第１の方向と交差する第２の方向に沿って複数本形成された格子形状とする。 （もっと読む）

【課題】金属シリサイド層の異常成長を防止する。
【解決手段】半導体基板１にゲート絶縁膜５、ゲート電極６ａ，６ｂ、ソース・ドレイン用のｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂを形成する。それから、サリサイド技術によりゲート電極６ａ，６ｂおよびソース・ドレイン領域上に金属シリサイド層１３を形成する。そして、金属シリサイド層１３の表面を還元性ガスのプラズマで処理してから、半導体基板１を大気中にさらすことなく、金属シリサイド層１３上を含む半導体基板１上に窒化シリコンからなる絶縁膜２１をプラズマＣＶＤ法で堆積させる。 （もっと読む）

【課題】不揮発性半導体記憶装置の消去／書込耐性を改善し、ｇｍ劣化によるメモリセルが存在する場合にも、消去／書き込み耐性の低下を抑制することのできる不揮発性半導体装置を提供する。
【解決手段】消去対象の選択メモリセルの消去および書き戻し後の閾値電圧の上限値を満たしているかを判定する過書き戻しベリファイ時に、同一列かつ異なるメモリセルを並行して選択し、これらの選択メモリセルの記憶データに従って判定を行うベリファイ制御回路を備える。 （もっと読む）

【課題】動作時におけるトランジスタのリーク電流を低減することが可能な半導体装置を提供する。
【解決手段】半導体装置は、クロックに同期した信号を受ける入力ノードＩＮに結合される制御電極と、出力ノードＯＵＴに結合される第１導通電極と、第２導通電極とを有する第１のトランジスタＭ１，Ｍ２と、入力ノードＩＮに結合される制御電極と、出力ノードＯＵＴに結合される第１導通電極と、電源ノードに結合される第２導通電極とを有する第２のトランジスタＭ３，Ｍ４と、電源ノードと第２のトランジスタＭ３，Ｍ４の第２導通電極との間に接続され、クロックの周波数の検出結果を示す第１の制御信号ＶＤＥＴに基づいてオン・オフされる第１のスイッチ素子ＣＭ１とを備える。 （もっと読む）