【課題】効率的にバックアノテーションを実行する。
【解決手段】Pre-layoutシミュレーションを実行し、シミュレーション実行時に電位の変化したノード（アクティブノード）を抽出する（Ｓ１）。レイアウトパターンデータに対してレイアウトパターン検証を行なう（Ｓ２）。Ｓ１のPre-layoutシミュレーション時に抽出されたアクティブノード情報に基づいて、レイアウトパターンデータより寄生素子が抽出され、レイアウトパターンデータのすべてのデバイスと抽出された寄生素子情報を含んだ寄生素子付ネットリストが生成される（Ｓ３）。生成されたネットリストに基づいてPost-layoutシミュレーションが実行される（Ｓ４）。 （もっと読む）

【課題】第１の半導体チップ上に第２の半導体チップが搭載される際に、第１の半導体チップがリードフレームと衝突することを防止する。
【解決手段】リードフレームは、ダイパッドと、ダイパッドを支持する吊リードＳＬとを有する。接合部ＪＰはリードフレーム上に設けられている。第１の半導体チップＣ１は接合部ＪＰを介してリードフレーム上に設けられている。第２の半導体チップＣ２は第１の半導体チップＣ１上に設けられている。樹脂部材はダイパッドと第１および第２の半導体素子Ｃ１、Ｃ２とを覆っている。接合部ＪＰはダイパッドおよび吊リードＳＬの各々の上に位置している。 （もっと読む）

【課題】ラッチ型メモリセルのラッチ部のサイズを増大させることなく、データ保持特性を改善する。
【解決手段】ラッチ型メモリセルの記憶ノードを構成するゲート電極配線（２１ａ，２１ｃ）と交差する方向に、フラッシュメモリセルトランジスタの固有の配線と同一配線層の導電線（２６ａ，２６ｂ）を連続的に延在させて配置する。ゲート電極配線と導電線の交差部において容量を形成し、導電線を固定電位に維持する。 （もっと読む）

【課題】負荷変調の結果が負荷変調信号の位相又は振幅に現れなくなる現象があってもパケットの全域において変調データを正確に復調可能にする。
【解決手段】負荷変調信号の振幅変化を検出する振幅検波回路（３０）と、負荷変調信号の位相変化を検出する位相検波回路（３１）とを設け、夫々の検波信号に対するデコード信号の正規性を、情報ビットの正規デューティに基づいて逐次判定し、予め指定された一方のデコード信号に対する正規性が検出されている間は当該一方のデコード信号を選択し、非正規性が検出されたときはデコード信号の選択を前記一方から他方のデコード信号に切換える選択制御を行い、この選択制御を経て得られるデコード信号に対して、エラーチェック及びデータバッファへの蓄積を行うようにする。このように、検波信号の正規生を情報ビットのデューティの正規性から逐次判定する。 （もっと読む）

【課題】熱酸化シリコン膜、非ドープＣＶＤ酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜を含む積層膜に対して、常温において洗浄時の各種膜に対するエッチング量差を低減し、また、各種膜に対するエッチング速度を適度に制御することを可能とする。
【解決手段】半導体基板の主面上に絶縁層を形成する工程と、前記絶縁層の上に導電層を堆積する工程と、前記導電層の上にフォトレジスト膜を形成する工程と、前記絶縁層および前記導電層をエッチングすることによってゲート素子を形成する工程と、前記フォトレジスト膜を除去した前記半導体基板の主面を半導体洗浄用組成物によって洗浄する工程と、前記半導体洗浄用組成物のリンス処理および乾燥処理を行う工程とを含む半導体装置の製造方法であって、前記半導体洗浄用組成物は、フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第１級アミンとを含む２０℃〜２８℃の混合水溶液からなる。 （もっと読む）

【課題】定格電圧よりも大きい入力信号があっても、ループフィルタ内に大信号を通過させずに積分器をリセットして次数低減を行い、速やかな通常動作への復帰を実現する。
【解決手段】入力信号が、基準電圧Ｖｒｅｆ＿ｐよりも高くなり、定格電圧よりも大きくなると、検出器２２からＨｉ信号の検出信号Ｃｐ／Ｃｎが出力される。これを受けて、リセット制御コントローラ２３から、リセット制御信号ＲＣが出力される。これにより、積分器１０〜１３がリセットされ、大信号レベルの入力信号がループフィルタ内を通過することを防止することができる。このとき、スイッチ２４がＯＮとなり、デルタシグマ型Ａ／Ｄ変換器４の入力から量子化器１４の入力へ信号パスが形成されることになり、大信号入力レベル時であっても、後段のＤＳＰ５へＡ／Ｄ変換信号を伝達させてＡＧＣを動作させる。 （もっと読む）

【課題】電界効果トランジスタを有する半導体装置を高性能化する。
【解決手段】ｎ型のシリコン基板１に形成されたＭＩＳトランジスタＱ１を有する半導体装置であって、主面ｓ１に形成されたｎ型ドリフト領域ｎ１と、主面ｓ１からｎ型ドリフト領域ｎ１の途中にまで深さ方向に向かって形成され、ゲートトレンチｔｒ１とダミートレンチｔｒ２とを有する複数のトレンチ２と、ゲートトレンチｔｒ１の内部にゲート絶縁膜ＩＧを介して形成されたゲート電極ＥＧと、ダミートレンチｔｒ２の底部周辺のｎ型ドリフト領域ｎ１に形成されたｐ型柱状領域ｐｃとを有する。ゲートトレンチｔｒ１とダミートレンチｔｒ２とは互いに同程度の深さであり、互いに並んで配置され、ｐ型柱状領域ｐｃは、ｎ型ドリフト領域ｎ１内において深さ方向に向かって延在するようにして形成されている。 （もっと読む）

【課題】リーク電流を低減することが可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、第１導電型領域２を含む半導体基板１の主表面に形成された分離絶縁膜４と、第１および第２の電界効果型トランジスタ３８ａ、３８ｂとを備える。第１および第２の電界効果型トランジスタ３８ａ、３８ｂは、分離絶縁膜４に隣接するように形成された第２導電型領域１１ｂと、ゲート電極６ａと、ゲート電極の側面に形成された下層サイドウォール膜３１ａと、この下層サイドウォール膜上に形成され、下層サイドウォール膜とは異なる材料を含む上層サイドウォール膜２０ａと、第２導電型領域上に形成された高融点金属シリサイド層８ｃとを含む。分離絶縁膜４の上部表面は、第１導電型領域２と第２導電型領域１１ｂとの接合界面よりも上に位置する。 （もっと読む）

【課題】抵抗素子の抵抗値の基板電圧依存性をなくす。
【解決手段】基板領域（２５Ａ，２５Ｂ）上に互いに直列に接続される抵抗素子（Ｒ１、Ｒ２）において、抵抗素子の基板領域と対応の抵抗素子の間の平均電位が逆極性でかつ大きさが等しくなるように、抵抗素子端部と対応の基板領域とをバイアス配線（２７Ａ，２７Ｂ）で接続する。 （もっと読む）

【課題】ゲート電極の形成後に熱処理が施される場合でも、金属から成るゲート電極の仕事関数を比較的容易に制御することができる半導体装置の製造方法を提供する。
【解決手段】ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐの半導体基板１上にゲート絶縁膜２およびゲート電極用金属膜３を順次に形成した後、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３に不純物を注入する。これによって、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３の組成を変化させることができるので、このゲート電極用金属膜３で形成されるｐＦＥＴ領域Ｒｐのゲート電極の仕事関数を変化させることができる。したがって、ｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとに、異なる仕事関数を有するゲート電極を容易に形成することができる。 （もっと読む）