【課題】半導体装置の歩留りの向上を図る。
【解決手段】トレイ７には、それぞれにウェハレベルＣＳＰ５を収容可能な複数のポケット７ａが設けられており、かつそれぞれのポケット７ａには、ウェハレベルＣＳＰ５の複数の半田バンプ３を支持する台座部７ｂと、台座部７ｂの周囲に形成された側壁７ｃとが設けられており、ウェハレベルＣＳＰ５の製造の後工程における工程間の搬送などで、このトレイ７のポケット７ａでウェハレベルＣＳＰ５を収容した際に、半導体チップの主面の有機膜を支持するのではなく複数の半田バンプ３を台座部７ｂによって支持することにより、前記有機膜に傷が形成されたり、前記有機膜が剥離して異物となって製品に付着したりすることを防止でき、その結果、製品であるウェハレベルＣＳＰ５（半導体装置）の歩留りや品質の向上を図る。 （もっと読む）

【課題】不揮発性半導体記憶装置（メモリ）を構成するスプリットゲート型トランジスタで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。
【解決手段】メモリセル領域に形成されているメモリセルには、コントロールゲート電極ＣＧの側壁に電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２を介して、サイドウォール形状のメモリゲート電極ＭＧが形成されている。このとき、メモリセルのコントロールゲート電極ＣＧは矩形形状をしており、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部が逆テーパ形状に加工されている点に特徴がある。 （もっと読む）

【課題】第１の半導体チップ上に第２の半導体チップが搭載される際に、第１の半導体チップがリードフレームと衝突することを防止する。
【解決手段】リードフレームは、ダイパッドと、ダイパッドを支持する吊リードＳＬとを有する。接合部ＪＰはリードフレーム上に設けられている。第１の半導体チップＣ１は接合部ＪＰを介してリードフレーム上に設けられている。第２の半導体チップＣ２は第１の半導体チップＣ１上に設けられている。樹脂部材はダイパッドと第１および第２の半導体素子Ｃ１、Ｃ２とを覆っている。接合部ＪＰはダイパッドおよび吊リードＳＬの各々の上に位置している。 （もっと読む）

【課題】ラッチ型メモリセルのラッチ部のサイズを増大させることなく、データ保持特性を改善する。
【解決手段】ラッチ型メモリセルの記憶ノードを構成するゲート電極配線（２１ａ，２１ｃ）と交差する方向に、フラッシュメモリセルトランジスタの固有の配線と同一配線層の導電線（２６ａ，２６ｂ）を連続的に延在させて配置する。ゲート電極配線と導電線の交差部において容量を形成し、導電線を固定電位に維持する。 （もっと読む）

【課題】保護回路内蔵絶縁ゲート型半導体装置の保護機能が働く条件の拡大と加熱遮断の向上と誤動作防止と使い勝手の向上を図る。
【解決手段】本発明の絶縁ゲート型半導体装置は、電力用絶縁ゲート型半導体素子（Ｍ９）と、該電力用絶縁ゲート型半導体素子を制御する保護回路用ＭＯＳＦＥＴ（Ｍ１〜Ｍ７）と、定電圧回路用ダイオード（Ｄ２ａ〜Ｄ２ｆ）の順方向電圧を利用した定電圧回路と、該定電圧回路の電源電圧の上限を制御する電圧制限用のダイオード（Ｄ１とＤ０ａ〜Ｄ０ｄ）とを具備し、該電圧制限用のダイオードの電力が前記電力用絶縁ゲート型半導体素子の外部ゲート端子から供給されることを特徴とするものである。本発明によれば、保護回路内蔵絶縁ゲート型半導体装置の信頼度を向上と使い勝手の向上を図れるという効果がある。 （もっと読む）

【課題】本発明は、寄生素子同士あるいは寄生素子網とＥＳＤ保護回路網との接続である電源配線に係る図形情報を抽出して、ＥＳＤ検証できる半導体検証装置を提供することを目的とする。
【解決手段】本発明の１つの実施形態は、チップレベル設計においてセルベース方式を採用する半導体装置を検証する半導体検証装置である。そして、マスクレイアウトデータの第１形式データ、及び自動配置配線のセル情報の第２形式データから、電源配線に係る図形情報を有する第３形式データを生成する第１データ生成部と、第２形式データの電源ピン図形に基づき、電源ピン情報を有する第４形式データを生成する第２データ生成部と、第２、第３、第４、第５形式データに基づき、電源配線の寄生素子を抽出し、電源配線の寄生素子に関連する検証を行う検証部とを備える。 （もっと読む）

【課題】良好な形状のｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成し、ｎＭＯＳ、ｐＭＯＳそれぞれに適したフラットバンド電圧を得ることができる半導体装置を得ること。
【解決手段】本発明の一実施形態における半導体装置１００は、第１導電型のＭＯＳＦＥＴ１０と、第２導電型のＭＯＳＦＥＴ２０を有する。第１および第２導電型のＭＯＳＦＥＴ１０，２０は、半導体基板１上に形成された第１の絶縁膜２と、第１の絶縁膜２上に形成され、第１の絶縁膜２よりも誘電率の高い絶縁材料からなる第２の絶縁膜４と、第２の絶縁膜４上に形成され、第２の絶縁膜４に拡散して仕事関数を制御する材料を含むメタル層５を下層に有するゲート電極７と、を備える。また、第２導電型のＭＯＳＦＥＴ２０は、第１の絶縁膜２と第２の絶縁膜４との間に形成され、仕事関数を制御する材料が第１の絶縁膜２界面に拡散するのを防止する拡散防止膜３をさらに備える。 （もっと読む）

【課題】本発明は、磁場制御構造に関し、特に、集積回路を構成する基板上に渦電流が発生しないように磁力線を制御する磁場制御構造に関する。
【解決手段】本発明による磁場制御構造は、集積回路における磁場制御構造であって、磁場を発生させる磁場発生源１、２と、磁場発生源１、２の近傍に、または磁場発生源１、２に接して配置された磁性体３とを備え、磁性体３によって磁場発生源１、２からの所定方向の磁力線を吸収することを特徴とする。 （もっと読む）

【課題】処理対象画像データの特徴に応じて可変長符号化による圧縮効率を向上する。
【解決手段】量子化されたデータを可変長符号化して圧縮する装置であって、符号化済みの画像データの統計情報（ＭＢＴｙｐ、ＣＢＰＬ）を格納する統計情報格納メモリ（２１２）と、前記統計情報格納メモリに格納された統計情報に基づいて可変長符号表を生成する可変長符号表生成部（２１３）と、前記可変長符号表生成部で生成した可変長符号表に基づき可変長符号化を行う可変長符号化部（２０５）と、を備える。前記可変長符号表生成部は、符号化済みの画像データの所定範囲内で算出した統計情報の生起確率と、符号化パラメータに基づいて選択された初期生起確率とを加算し（Ｓ３００５）、加算して得られた生起確率の高い統計情報の順に短い符号を割り当てて（Ｓ３００６）、可変長符号表を生成する。 （もっと読む）

【課題】ライトディスターブおよびリードディスターブの問題を解決し信頼性が高められた記憶装置を提供する。
【解決手段】相変化メモリにデータを書込む際にステップＳ４で一旦データを読出す。続いてステップＳ５に進み読出データが“１”か“０”かが判断される。読出データが“０”であった場合にはステップＳ６に進み、メモリセルに対して“１”を書込むために電流の印加が行なわれる。一方、ステップＳ５において読出データが“１”であると判断された場合には、書込動作は行なわれずステップＳ１０に進む。好ましくは、書込みデータが“０”の場合には、データ読出を行なわずにデータ“０”を書込む。高抵抗状態（“１”を保持している状態）への“１”の再書込を行なわないから、メモリセルの抵抗比が大きくとれるようになり、読出信号が大きくでき、読出アクセスタイムを高速にすることができる。 （もっと読む）