【課題】従来のパワースイッチと比較して、高速動作を行う活性状態と、内部論理状態は保持しているが低リーク状態である非活性状態を実現し、その二つの状態間の遷移を高速かつ低雑音かつ低電力を実現する。
【解決手段】第１の外部電源電圧（ＶＤＤ）を与える第１電源線と第２の外部電源電圧（ＶＳＳ）を与える第２電源線間に、複数の回路からなる内部回路ブロックと電源電圧を制御するパワー制御回路を具備し、制御回路は出力ＭＯＳＦＥＴ（ＭＰＰ）を具備し、出力ＭＯＳＦＥＴはゲートとソースが等電圧であっても一定のオフ電流が流れるものであって、出力ＭＯＳＦＥＴ（ＭＰＰ）の閾値電圧は、内部回路ＭＯＳＦＥＴのそれよりも小さい。 （もっと読む）

【課題】鉛フリー化を実現した半導体装置において、温度サイクル信頼性を大幅に向上できる実装構造を提供する。
【解決手段】Ｓｉチップ５と金属リードフレーム１を、３次元の網状構造をもつＡｇを結合材としたポーラスな高導電性金属の接着層４Ａを介して金属結合により接合し、高分子樹脂１２と接する半導体組立体の表面にＺｎやＡｌの酸化物を含む皮膜１０を形成した半導体装置構造とする。これにより、Ａｇ主体のポーラス構造の接着層４Ａで接合することでＳｉチップ５の熱応力負荷を低減でき、かつ接着層４Ａ自体の疲労寿命を向上でき、さらに皮膜１０とのアンカー効果による高分子樹脂１２の高接着化でボンディング部にクラックが発生するのを防ぎ、鉛フリーで高信頼の半導体装置を提供することができる。 （もっと読む）

【課題】ＰＡモジュールを構成するパッケージを実装基板に実装する際、パッケージと実装基板の接続信頼性を向上できる技術を提供する。
【解決手段】裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅に比べて、裏面導体パターンＣＰ２の幅が小さくなっている。詳細には、例えば、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは、Ｘ方向に並ぶように配置されており、このＸ方向に並んで配置されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂが裏面導体パターンＣＰ２で接続されている。このとき、裏面導体パターンＣＰ２の接続方向（接続線方向）がＸ方向となっており、このＸ方向と直交する（交差する）Ｙ方向に着目すると、裏面導体パターンＣＰ２のＹ方向の幅は、裏面端子ＴＥＰａのＹ方向の幅や裏面端子ＴＥＰｂのＹ方向の幅よりも小さくなっている。 （もっと読む）

【課題】電力増幅モジュールの性能を向上させる。
【解決手段】多段接続された複数の増幅回路を有する半導体チップと整合回路用受動部品が配線基板に搭載されて、電力増幅モジュールが構成される。最終段の増幅回路はＬＤＭＯＳＦＥＴ形成領域２２に形成された複数の単位ＬＤＭＯＳＦＥＴを並列接続して構成される。半導体チップにおいて、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａに沿って、複数の単位ＬＤＭＯＳＦＥＴの各ゲート電極に電気的に接続された連結配線部Ｍ２Ｇ１が延在し、同層の配線部Ｍ２Ｇ２を介して同層のゲートパッド電極５１Ｇに接続される。ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｂに沿って、複数の単位ＬＤＭＯＳＦＥＴの各ドレインと電気的に接続された連結配線部Ｍ２Ｄ２が延在し、同層のドレイン用パッド電極５１Ｄが接続される。連結配線部Ｍ２Ｇ１の幅Ｗ_１は、ＬＤＭＯＳＦＥＴ形成領域２２の長さＬ_１の１／１０以上である。 （もっと読む）

【課題】マルチビットデルタシグマ変調器において、信号伝達関数特性が周波数依存性を持たず、量子化器入力の加算器を不要とする。
【解決手段】デルタシグマ型Ａ／Ｄ変換器１は、入力信号Ｘのフィードフォワードパスとして、フィードフォワード係数ｋのゲインを乗じた信号とクロック信号の１周期遅延（Ｚ^-1）した入力信号に、ゲイン係数ｃ−ｋを乗じた信号を加算し、積分器８の入力として加算している。この入力信号Ｘのフィードフォワードパスにより、積分器８は、図２に示したように、本来の積分機能と、加算器、ならびに入力信号のバッファ機能を併せ持つことができ、直接、量子化器入力に入力信号Ｘを加算したのと同じ効果を得ることができる。 （もっと読む）

【課題】樹脂６とリードフレームの界面はく離に起因したボンディングワイヤ４の断線防止と接続強度の向上を、簡単な加工で安価に製造できる装置で実現する。
【解決手段】ソースリード１４上にダボ加工により突起７を設け、突起７上にボンディングワイヤ４を接続する際に超音波の減衰を防止する目的で、ソースリード１４の裏側の凹部２０に支柱１６を設けることで、ボンディングワイヤ４とソースリード１４の接続強度不足を防ぐ。また、ソースリード１４とボンディングワイヤ４との接続部を取り囲むように、突起７上に連続的な段差１７を設け、樹脂６とソースリード１４のはく離に起因したボンディングワイヤ４の断線を防止する。 （もっと読む）

【課題】演算の高速化を図り、また、小型化を図ることで並列度を高めることが可能な半導体装置を提供する。
【解決手段】半導体装置２０１は、乗数を示す３ビットの第１の乗数データを受けて、ブースのアルゴリズムに従い、シフトフラグ、反転フラグおよび演算フラグを出力するデコーダＤＥＣ１，ＤＥＣ２と、被乗数を示す２ビットの第１の被乗数データと、シフトフラグ、反転フラグおよび演算フラグとを受けて、シフトフラグに基づいて第１の被乗数データの上位ビットおよび下位ビットのいずれかを選択し、選択したビットを反転フラグに基づいて反転または非反転し、反転または非反転されたデータおよび所定の論理レベルのデータのいずれかを演算フラグに基づいて選択し、第１の乗数データおよび第１の被乗数データの部分積を示す部分積データとして出力する第１の部分積算出部３１〜３８とを備える。 （もっと読む）

【課題】ゲートパルスストレスによる耐圧劣化およびしきい値電圧の変動を抑制できる半導体装置を提供する。
【解決手段】ゲート電極ＧＥは、ソース領域およびドリフト領域ＤＲに挟まれる領域上に絶縁層ＦＯを介在して形成されている。フィールドプレートＦＰは、ゲート電極ＧＥおよびドリフト領域ＤＲ上を延在し、かつゲート電極ＧＥに電気的に接続されている。ダミー導電層ＤＣは、フィールドプレートＦＰとドリフト領域ＤＲとの間において絶縁層ＦＯ上に形成され、かつソース領域に電気的に接続されている。 （もっと読む）

【課題】レプリカ・ビット線を使用したメモリの記憶容量が大容量化しても、センスアンプイネーブル信号の生成タイミングの変動を軽減する。
【解決手段】半導体集積回路装置は、複数のワード線wl[0]〜、複数のビット線bt[0]、bb[0]〜、複数の通常・メモリセルMEMCELL、アクセス制御回路WD、CTRL、複数のセンスアンプSA、第１と第２のレプリカ・ビット線rplbt[0]、[1]、第１と第２のレプリカ・メモリセルRPLCELL、第１と第２の論理回路INV0、1とを具備する。第１および第２のレプリカ・ビット線に第１および第２のレプリカ・メモリセルがそれぞれ接続され、第１および第２のレプリカ・ビット線rplbt[0]、[1]に第１および第２の論理回路INV0、1の入力がそれぞれ接続され、第２の論理回路の出力からセンスアンプイネーブル信号saeが生成され、この信号saeが複数のセンスアンプSAに供給される。 （もっと読む）

【課題】エピタキシャル層のようにシリコン半導体基板に比べて抵抗率がより低い低抵抗率層への高周波信号の漏洩が抑制される高周波半導体回路装置を提供する。
【解決手段】半導体基板１の表面にエピタキシャル層３が形成され、その上に酸化膜４介在させて配線５が形成されている。半導体基板１の裏面には接地導体２が形成されている。エピタキシャル層３には、半導体基板１に電気的に接続される導通プラグ６が形成されている。酸化膜４には、配線５と導通プラグ６とを電気的に接続するコンタクト７が形成されている。配線５は、コンタクト７、導通プラグ６および半導体基板１を介して接地導体２と電気的に接続されている。導通プラグ６を周方向から取り囲むように、エピタキシャル層３にトレンチ８が形成されている。 （もっと読む）