【課題】シリコン基板に結晶欠陥が発生するのを抑制して、動作の信頼性が確保され高い歩留まりが得られる半導体装置を提供する。
【解決手段】シリコン基板２に形成された溝にトレンチ分離酸化膜３が形成されている。そのトレンチ分離酸化膜３上にフローティングゲート電極１０ａ〜１０ｄおよびコントロールゲート電極１２ａ〜１２ｄが形成されている。フローティングゲート電極等によって挟まれた領域にシリコン基板２の表面を露出する開口部３ａが形成されている。開口部３ａを埋込むとともにコントロールゲート電極を覆うようにＢＰＴＥＯＳ膜１６が形成されている。ＢＰＴＥＯＳ膜１６によって埋込まれた開口部３ａ内にボイド２１が形成されている。 （もっと読む）

【課題】キャリアおよびキャリアに収容された半導体ウエハの姿勢を精度良く測定することのできる形状測定機を提供する。
【解決手段】測定対象であるキャリア１８を支持するステージ１２，２０と、測定対象の形状を測定する測定部１０とを有する。ステージ１２，２０は、キネマティックカップリングによって測定対象を支持するために、キネマティックカップリングピン２０ａ，２０ｂ，２０ｃを有する。 （もっと読む）

【課題】所望のランド数を確保しながら、実装基板に確実に接続される半導体パッケージを提供する。
【解決手段】ＬＧＡパッケージでは、基板２の外周側に外周ランド群３が設けられ、内周側に内周ランド群４が設けられている。外周ランド群３では２列のランド３ａ，３ｂが配置され、内周ランド群４では２列のランド４ａ，４ｂが配置されている。各ランド３ａ，３ｂ，４ａ，４ｂは、Ｘ方向とＹ方向とにピッチＰをもって配置されている。外周ランド群３のランド３ｂと、その直近に位置する、内周ランド群４のランド４ａとのＸ方向またはＹ方向の距離Ｌは、ピッチＰの１．５倍とされる。 （もっと読む）

【課題】電流スイッチトランジスタの制御電圧によって生じるノイズをより小さくし、また、電流スイッチがオフする際に生じていたグランドもしくは電源電圧のノイズを低減し、高性能な電流駆動型Ｄ／Ａコンバータを得る。
【解決手段】ＮＭＯＳトランジスタＭ１２Ｐ，Ｍ１２Ｎ，Ｍ２２Ｐ，Ｍ２２Ｎ，Ｍ３２Ｐ，Ｍ３２Ｎがオフするオフ制御電圧（ＢＩＡＳ３）を、オン制御電圧（ＢＩＡＳ２）に近づけた電圧に設定したことにより、ＮＭＯＳトランジスタの制御電圧振幅（オン制御電圧−オフ制御電圧）が小さくなり、寄生容量を介した電荷注入によるノイズの発生を低減すると共に、オフする際の寄生容量からグランドもしくは電源への放電電流の流れ込みによるグランド電圧もしくは電源電圧のノイズの発生を低減し、高性能な電流駆動型Ｄ／Ａコンバータを得ることができる。 （もっと読む）

【課題】層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１の主面ｓ１上に、高耐圧ゲート絶縁膜ＩＧ１および高耐圧ゲート電極ＥＧ１からなる高耐圧ゲートＧ１を形成した後、サリサイドブロック膜ＳＡＢ、層間絶縁膜ＩＬを順に形成し、その層間絶縁膜ＩＬをＣＭＰにより研磨する。サリサイドブロック膜ＳＡＢは、下層から順に酸化シリコンを主体とする絶縁膜である保護酸化膜ｔ１と、窒化シリコンを主体とする絶縁膜である保護窒化膜ｔ２とによって形成する。また、層間絶縁膜ＩＬの研磨は、高耐圧ゲートＧ１上面のサリサイドブロック膜ＳＡＢに達するまで研磨する。 （もっと読む）

【課題】外部からの電気的な干渉が十分に低減されるとともに、所望の特性を発揮する容量素子が形成される半導体装置、を提供する。
【解決手段】半導体装置は、主表面１ａを含む半導体基板１と、主表面１ａ上に規定された容量形成領域２２に形成され、所定の方向に延在する複数の配線１１と、容量形成領域２２の周縁に配置された配線１１ｐに隣り合い、所定の方向に延在し、電位固定された複数の配線１２と、主表面１ａ上に形成され、複数の配線１１の各々の間と、隣り合う配線１１および配線１２の間とを充填する絶縁体層５とを備える。複数の配線１１および１２は、主表面１ａに平行な平面２１内においてほぼ等しい間隔を隔てて配置され、かつ所定の方向に対してほぼ直角方向に並んで配置されている。 （もっと読む）

【課題】ゲート電極部のしきい値電圧の変動が抑制される半導体装置と、その製造方法を提供する。
【解決手段】素子形成領域２では、Ｐ−ＨＫ膜６と、仕事関数制御用の金属膜８が形成されている。素子形成領域３では、Ｎ−ＨＫ膜７と、仕事関数制御用の金属膜９が形成されている。その金属膜８，９の上にポリシリコン膜１０およびニッケルシリサイド膜１１が形成されている。境界側壁絶縁膜５は、Ｐ−ＨＫ膜７とＮ−ＨＫ膜６とに接触する態様でＰ−ＨＫ膜７とＮ−ＨＫ膜６との間に介在するとともに、金属膜８と金属膜９とに接触する態様で金属膜８と金属膜９との間に介在している。 （もっと読む）

【課題】半導体装置における信頼性の向上を図る。
【解決手段】下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージが積層されて成るＰＯＰ型半導体装置において、第１半導体パッケージ７の第１配線基板２の複数の主面側ランド２ｅを、主面２ａの中央部に位置するチップ搭載領域を境にその両側に振り分けて配置しているため、スルーモールド方式を採用することができる。これにより、下段側の第１半導体パッケージ７の第１配線基板２の主面２ａ上に形成された第１封止体４が、第１配線基板２の一方の第２辺２ｎの中央部から他方の第２辺２ｎの中央部に向かって形成されるため、下段側の第１配線基板２の反りに対する強度を高めることができ、前記ＰＯＰ型半導体装置の信頼性の向上を図れる。 （もっと読む）

【課題】非絶縁型ＤＣ−ＤＣコンバータの小型化及び電圧変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチ用のパワートランジスタとローサイドスイッチ用のパワートランジスタと、これらを駆動するドライバ回路とを夫々異なる半導体チップ５ａ、５ｂ、５ｃで構成し、前記３つの半導体チップ５ａ、５ｂ、５ｃを一つのパッケージ６ａに収納し、かつ、前記ハイサイドスイッチ用のパワートランジスタを含む半導体チップ５ａと前記ドライバ回路を含む半導体チップ５ｃとを近接して配置する。 （もっと読む）

【課題】安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備える。
【解決手段】内部クロック信号を生成するＤＬＬ回路、内部クロック信号で動作を制御される周辺回路とメモリセルアレイを含む。第１電源電圧を供給するために同期回路に接続された第１電源パッド、第１電源電圧より低い第２電源電圧を供給するために同期回路に接続された第２電源パッド、周辺回路とメモリセルアレイに第３電源電圧を供給するための第３電源パッド、周辺回路とメモリバンクに第３電源電圧より低い第４電源電圧を供給する第４電源パッドを含む。複数のメモリセルアレイは第１領域と第２領域に分割して配置される。複数の周辺回路は第１領域と第２領域の間の第３領域に配置される。第１、２、３，４電源パッドは第１領域と前記第３領域の間の第４領域に配置されている。
【選択図】図１
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