説明

株式会社ルネサステクノロジにより出願された特許

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【課題】バックライト減光後の画質を一定レベルに維持するように、バックライト減光率を制御することで、画質と電力削減率とを両立する。
【解決手段】MSE(Mean Square Error)などを画質の指標に用いて、バックライト減光後の画質が一定レベルになるようにデータ伸張率およびバックライト減光率を基準階調制御部(205)で制御する。前フレームのデータ伸張率とバックライト減光率をもとに、表示データを伸張しバックライトを減光した場合の入力表示画像に対する輝度低下量を誤差算出部(203)でMSEとして予め算出し、前記MSEが所定の基準値より大きければ、伸張部(220)によるデータ伸張率および調光制御部(230)によるバックライト減光率を前フレームより小さくする。一方、前記MSEが所定の基準値より小さければ、データ伸張率およびバックライト減光率を前フレームより小さくする。 (もっと読む)


【課題】トレンチゲート型MOSFETのゲートを有する半導体素子の、歩留まりおよび信頼性を高める。
【解決手段】ゲート電極9aの加工時のエッチングガスとして、フッ素系のガスであるSFを使用することでエッチングの等方性を強め、ゲート電極9aの表面を滑らかに加工することができ、製品の歩留まりおよび信頼性を向上することができる。また、ゲート電極9aの加工時のn型単結晶シリコン基板1の温度を5℃とすることで、エッチング残渣が加工表面へ再付着するのを防ぎ、加工表面を滑らかな形状にすることにより、トレンチゲート型MOSFETの歩留まりおよび信頼性を高めることができる。 (もっと読む)


【課題】Siおよびこれと同族元素であるGe,Cなどの組合せを用いて、低消費電力で高速なMOSFETを有する半導体装置の製造方法を提供する。
【解決手段】Si層1と、その上に形成されたMOSFETのゲート電極16と、Si層1に形成されたソース領域14及びドレイン領域15と、それらの間の領域に形成されるチャネル領域とを有する半導体装置の製造方法において、ソース領域14またはドレイン領域15が形成される領域のSi層1を選択的にエッチングし、形成された溝内にSiGeを選択成長させる。 (もっと読む)


【課題】半導体チップのバンプ電極と、配線基板のボンディングリードとの接合部における破断を抑制する。
【解決手段】マトリクス基板(配線基板)11をピックアップして保持する基板保持部TRa、基板保持部TRaを支持する支持部TRb、支持部TRbとともにマトリクス基板11を搬送する搬送部TRc、およびマトリクス基板11を加熱するヒータ(基板加熱部)TRdを有する搬送装置TRを用いて、半導体チップ1の複数の突起電極とボンディングリードとが電気的に接続されたマトリクス基板11を、加熱されたアンダフィル樹脂充填ステージ(第2ステージ)に搬送する。 (もっと読む)



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【課題】圧縮率を大きくしても画質劣化が大きくない表示画像の場合は、圧縮率を高くして消費電力を削減でき、また圧縮率を大きくすると画質劣化が大きい表示画像の場合は圧縮率を低くし、データ伸張後の十分な画質を確保する。
【解決手段】表示装置駆動回路(101)は、表示データ圧縮回路(109)、記録回路(110)、表示データ伸張回路(111)、出力回路(112,113)を備える。上記表示装置駆動回路には、圧縮率設定回路(107)を設け、上記表示データ圧縮回路には、上記圧縮率設定回路に設定された圧縮率に従って上記表示データを圧縮する機能を含める。これにより、圧縮率を大きくしても画質劣化が大きくない表示画像の場合は、圧縮率を高くして消費電力を削減できる。また圧縮率を大きくすると画質劣化が大きい表示画像の場合は圧縮率を低くし、データ伸張後の十分な画質を確保することができる。 (もっと読む)



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【課題】スタンダードセルを小型化することのできる技術を提供する。
【解決手段】電源電位Vddを供給し、第1方向に沿って形成された第1タップと、電源電位Vssを供給し、第1方向と交差する第2方向に第1タップと対向して配置され、第1方向に沿って形成された第2タップと、第1タップと第2タップとの間に形成されたスタンダードセル3において、第2方向における第1タップの中心と第2方向における第2タップの中心との間のセルの高さ(距離L)を[(整数+0.5)×第2層目の配線の配線ピッチ]または[(整数+0.25)×第2層目の配線の配線ピッチ]とする。 (もっと読む)


【課題】電源電圧の変化に依存する内蔵フィルタの周波数特性の不所望な変化を軽減すること。
【解決手段】半導体集積回路は校正回路200を具備し、内蔵容量70:151は容量とスイッチを有する。V・I変換器30、20は基準電圧を電流に変換して、電流に応答する時間積分器40、50は容量70の時間積分を実行して、電圧比較器80は基準電圧と内蔵容量70の端子電圧を比較する。校正動作の間に時間積分と電圧比較が実行され、その結果はラッチ90に格納される。校正動作の完了時のラッチ90の格納結果に従って、内蔵フィルタ150の周波数特性が決定される。V・I変換器30、20のスイッチ素子SW0のNチャンネルMOSトランジスタのゲートに、校正動作の間に安定化電圧VREFが供給される。 (もっと読む)


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