【課題】メモリアレイのワードライン・ドライバ回路として使用できる、大きくなく、低消費電力の回路を提供する。
【解決手段】半導体・オン・インシュレータ（ＳｅＯＩ）基板上に形成された回路であって、電源電位を印加する為の第１、第２の端子間に第２のチャネル型のトランジスタと直列の第１のチャネル型のトランジスタを含み、トランジスタの各々が薄層におけるドレイン領域およびソース領域と、ソース領域とドレイン領域間に延びるチャネルと、チャネルの上方に配置されたフロント・コントロール・ゲートとを備え、各トランジスタが、トランジスタのチャネルの下方のベース基板に形成され、かつトランジスタの閾値電圧を調整する為にバイアスされうるバック・コントロール・ゲートを有し、トランジスタのうちの少なくとも１つが閾値電圧を十分に調整するバックゲート信号の作用の下、空乏モードで動作するように構成される。 （もっと読む）

【課題】大容量化してもセンス増幅器数の増大を回避し、チップ面積の低減が可能なメモリ用センス増幅器を提供する。
【解決手段】メモリの一連のセル用のセンス増幅器であって、ＣＭＯＳインバータを備えており、その入力部が前記センス増幅器の入力端子へ直接または間接的に接続され、かつ、その出力部が前記一連のセルをアドレス指定する局所ビットラインへ接続されることを意図して前記センス増幅器の出力端子へ接続されている書き込みステージと、センストランジスタを備えており、そのゲートが前記インバータの出力部へ接続され、かつ、そのドレインが前記インバータの入力部へ接続されている読み取りステージとを含む。 （もっと読む）

【課題】リソグラフィーパターン転写に存在する変動性によって発生する問題の解決、ＳＴＩを使用せず、構造を厳密化して空間を節約すること、転写されるべきより規則的かつ緻密な構造の提供。
【解決手段】ＳｅＯＩ基板上に形成された半導体デバイスであり、電界効果トランジスタから形成された行の形で配置されパターンのアレイを備え、電界効果トランジスタのチャンネル領域の上方に形成されたフロント・コントロール・ゲート領域を備え、各行に含まれるソース領域およびドレイン領域も同じ寸法を有し、かつ所定の寸法を有するフロント・コントロール・ゲート領域だけ隔てられ、パターンに含まれる少なくとも１つのトランジスタＴ_１〜Ｔ_４がチャンネル領域の下方に存在するベース基板内に形成されたバック・コントロール・ゲート領域を有し、トランジスタのしきい電圧をシフトさせて、バック・コントロール・ゲート領域がバイアスされることを可能とする。 （もっと読む）

【課題】フローティングボディＤＲＡＭセルにおいて表面積が縮小された改良型メモリセルを提供する。
【解決手段】ソースＳと、ドレインＤと、ソースＳとドレインＤ間のフローティングボディＦＢとを有するＦＥＴトランジスタと、ＦＥＴトランジスタのフローティングボディへの電荷の注入を制御可能なインジェクタであって、エミッタ１５と、ベースと、ＦＥＴトランジスタのフローティングボディＦＢによって形成されたコレクタとを有するバイポーラトランジスタからなるインジェクタとを備え、バイポーラトランジスタのエミッタ１５が、ＦＥＴトランジスタのソース２２がバイポーラトランジスタのベースとして働くように配置される。複数のメモリセルを備えるメモリアレイ、及びこのようなメモリセルを制御する方法にも適用される。 （もっと読む）

【課題】ＤＲＡＭメモリセルでより小型のトランジスタを使用できる方法を提供する。
【解決手段】ゲート誘電体７によってチャネルから分離されているフロント・コントロール・ゲート８、およびベース基板に配置され、かつ絶縁層（ＢＯＸ）によってチャネル４から分離されているバック・コントロール・ゲート９と、を有するトランジスタからなるＤＲＡＭメモリセルコントロール方法において、セルプログラミング動作において、フロント・コントロール・ゲートおよびバック・コントロール・ゲートが、第１の電圧をフロント・コントロール・ゲートに、第２の電圧をバック・コントロール・ゲートに印加することによって共に使用され、第１の電圧の大きさは、バック・コントロール・ゲートに電圧が印加されない場合にセルをプログラミングするのに必要な電圧の大きさよりも小さい。 （もっと読む）

【課題】周辺回路の設計の複雑さと、セルの信頼性とを改善するメモリセルを提供する。
【解決手段】絶縁ＢＯＸ層によってベース基板５から分離された半導体材料からなる薄膜を備えた半導体・オン・インシュレータ基板上の、フローティングゲート２０を備え薄膜内にチャネル４を有するＦＥＴトランジスタからなるフラッシュメモリセル１Ａに関する。フラッシュメモリセル１Ａは２つのコントロールゲートを備え、フロント・コントロール・ゲート２２が、フローティングゲート２０の上方に配置され、かつ、ゲート間誘電体層２３によってフローティングゲート２０から分離され、バック・コントロール・ゲート６が、絶縁ＢＯＸ層のみによってチャネル４から分離されるように、ベース基板５内において絶縁ＢＯＸ層の真下に配置され、これらの２つのコントロールゲート２２；６がセル書き込み動作を実行するために併用されるように設計されている。 （もっと読む）

【課題】支持基板に直接に接着することができない半導体材料によるＳｅＯＩ構造を形成する方法を提供する。
【解決手段】下部層１及び上部層２を備える半導体ドナー基板が使用され、上部層２の材料の元素の拡散を受け入れる材料のボンディング層３を上部層２上に形成する工程と、そのボンディング接着を確実に行うためにボンディング層３を洗浄する工程と、あらかじめ上部層２上に形成され、そして、洗浄されたボンディング層３の側から、支持基板２０に対してドナー基板を接着する工程と、この上部層２から元素をボンディング層３中に拡散して、このボンディング層及び上部層中の上記元素の濃度を均一化し、均一な薄層を支持基板２０の表面上に形成する工程とを備える。 （もっと読む）

【課題】材料の高精度自動切断方法を提供する。
【解決手段】脆弱なゾーン２００ｃを介してソース基板２０ｂと一体化された材料層２０ａを自動的に高精度で切断する装置に係わり、ソース基板２０ｂと切断対象の層は切断対象の組立体２０を一体的に形成し、この装置は、切断手段１０１，１０２と、切断対象の組立体を保持する手段１００ａ，１００ｂとを含む。保持する手段１００ａ，１００ｂが、切断対象の組立体２０の各部分の拡散及び／又は変形に積極的に追従し、前記開き及び／又は変形を修正するために、制御された移動を設計されることを特徴とする。 （もっと読む）

【課題】ドナーウエハから得られる歪み半導体材料から成る薄い層を備える電子構造を製造する方法を提供する。
【解決手段】ドナーウエハが格子定数マッチング層２を備え、前記格子定数マッチング層が上側層を備え、前記上側層が第１の格子定数を有する半導体材料から成り、半導体材料から成る膜３は、前記第１の格子定数と実質的に異なる第２の名目格子定数を有するとともに、マッチング層２によって歪みが加えられ、また、プロセスは、膜３を受け基板４へ転移させることを含む。 （もっと読む）

【課題】ドナーウエハから得られる歪み半導体材料から成る薄い層を備える電子構造を製造する方法を提供する。
【解決手段】ドナーウエハが格子定数マッチング層２を備え、前記格子定数マッチング層が上側層を備え、前記上側層が第１の格子定数を有する半導体材料から成り、半導体材料から成る膜３は、前記第１の格子定数と実質的に異なる第２の名目格子定数を有するとともに、マッチング層２によって歪みが加えられ、また、プロセスは、膜３を受け基板４へ転移させることを含む。 （もっと読む）