【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】Ｇｅ基板上に形成されたＰチャネル型ＭＩＳＦＥＴの第１ソースおよび第１ドレインが、Ｇｅ原子とニッケル原子との化合物、Ｇｅ原子とコバルト原子との化合物またはＧｅ原子とニッケル原子とコバルト原子との化合物からなり、ＩＩＩ−Ｖ族化合物半導体からなる半導体結晶層に形成されたＮチャネル型ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、ＩＩＩ族原子およびＶ族原子とニッケル原子との化合物、ＩＩＩ族原子およびＶ族原子とコバルト原子との化合物、または、ＩＩＩ族原子およびＶ族原子とニッケル原子とコバルト原子との化合物からなる半導体デバイスを提供する。 （もっと読む）

【課題】生物学的材料によって折り畳み可能な構造体デバイスと、該デバイスの製造方法を提供する。
【解決手段】構造体と、該構造体を遊離可能なように保持する基材とからなるデバイス。前記構造体は、前記デバイスの外表に前記構造体の一部が露出した状態で前記基材の表面に保持され、前記デバイスの外表に露出した前記構造体の頂面には少なくとも１個のヒンジ構造が設けられ、該ヒンジ構造は、生物学的材料が前記ヒンジ構造を跨いで前記ヒンジ構造の両岸を架橋できる寸法を有し、前記デバイスの外表に露出した前記基材の表面は生体適合性ポリマー層が形成される。前記デバイスの製造方法と、前記デバイス及び生物学的材料を含む、移植用デバイス及び分析用器具。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数Φ_Ｍが、数１および数２の少なくとも一方の関係を満たす。
（数１） φ_１＜Φ_Ｍ＜φ_２＋Ｅ_ｇ２
（数２） ｜Φ_Ｍ−φ_１｜≦０．１ｅＶ、かつ、｜（φ_２＋Ｅ_ｇ２）−Φ_Ｍ｜≦０．１ｅＶ
ただし、φ_１は、Ｎ型半導体結晶層の電子親和力、φ_２およびＥ_ｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインが、第１半導体結晶層を構成する原子とニッケル原子との化合物、第１半導体結晶層を構成する原子とコバルト原子との化合物または第１半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなり、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、第２半導体結晶層を構成する原子とニッケル原子との化合物、第２半導体結晶層を構成する原子とコバルト原子との化合物、または、第２半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる半導体デバイスを提供する。 （もっと読む）

【課題】より効率的な蒸着レートでのＳｉと金属Ｍとを含む膜の製造方法を提供する。
【解決手段】Ｓｉと金属Ｍ（但し、金属ＭはＳｉ以外の金属である。）とを蒸着源に用いて、柱状構造の集合体を有する膜を基板に蒸着により形成するＳｉと金属Ｍとを含む膜の製造方法であって、下記（１）および（２）の条件で蒸着するＳｉと金属Ｍとを含む膜の製造方法。
（１）蒸着時の蒸着源の温度が、蒸着源の融点よりも１００Ｋ以上高い温度であること
（２）蒸着時のＳｉ原子の平均自由行程（λ）が蒸着源−基板間距離（Ｄ）よりも小さいこと （もっと読む）

【課題】
供用中のコンクリート構造物、例えば高架橋やトンネル等に発生した漏水を伴うひび割れに対して、コンクリート構造物の供用を妨げることなく、該ひび割れを効果的に補修して漏水を止めることが可能な補修材料及び補修方法を提供することである。
【解決手段】
コンクリート構造物における漏水を伴うひび割れ用補修材料は、セメント、水及び自己治癒材料を含有するペーストであって、前記自己治癒材料は、層状ケイ酸塩鉱物、長石、オキシカルボン酸又はジカルボン酸を含有するものである。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数Φ_Ｍが、数１および数２の少なくとも一方の関係を満たす。
（数１） φ_１＜Φ_Ｍ＜φ_２＋Ｅ_ｇ２
（数２） ｜Φ_Ｍ−φ_１｜≦０．１ｅＶ、かつ、｜（φ_２＋Ｅ_ｇ２）−Φ_Ｍ｜≦０．１ｅＶ
ただし、φ_１は、Ｎ型半導体結晶層の電子親和力、φ_２およびＥ_ｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層１０４に形成された第１チャネル型の第１ＭＩＳＦＥＴ１２０の第１ソース１２４および第１ドレイン１２６が、第１半導体結晶層１０４を構成する原子と、ニッケル原子との化合物、または、コバルト原子との化合物、またはニッケル原子とコバルト原子との化合物からなり、第２半導体結晶層１０６に形成された第２チャネル型の第２ＭＩＳＦＥＴ１３０の第２ソース１３４および第２ドレイン１３６が、第２半導体結晶層１０６を構成する原子と、ニッケル原子との化合物、または、コバルト原子との化合物、または、ニッケル原子とコバルト原子との化合物からなる。 （もっと読む）

【課題】機械特性を向上させたセルロースナノファイバー複合体を提供する。
【解決手段】本発明のセルロースナノファイバー複合体１０は、セルロースのミクロフィブリル表面に位置する水酸基の少なくとも一部がカルボキシル基に酸化されたセルロースナノファイバー１１と、板状ナノ粒子１２とを含むことを特徴とする。 （もっと読む）

【課題】生体試料に与えるダメージを低減するとともに、表面下の所望の深さ位置に対物レンズを配置する。
【解決手段】対物レンズ５２を挿入可能なカッタ本体１０と、カッタ本体１０の先端に径方向に架け渡されるように配置され、尖端をカッタ本体１０の中心軸線方向に向けた切刃１１と、切刃１１を境界線としてその両側にカッタ本体１０の基端側に向かって互いに半径方向外方に傾斜する本体小傾斜面１５Ａおよび本体大傾斜面１５Ｂとを備え、本体大傾斜面１５Ｂに中心軸線を含む大開口部が設けられている観察用カッタ１を提供する。 （もっと読む）