【課題】メモリデバイスと通信するメモリコントローラを構成するためのシステムを提供する。
【解決手段】メモリコントローラは、複数のピンからなる第１のピンのセットを備え、各ピンはデータビットとアドレスビットとのうちの少なくとも一方に関連している。システムは、メモリコントローラの第１のピンのセットに接続されているプログラマブル論理ブロックを備える。プログラマブル論理ブロックは、第１のピンのセットの一部からなる第２のピンのセットを用い、メモリデバイスのサイズにしたがってメモリデバイスとメモリコントローラとの間のデータ転送をイネーブルする。第２のピンのセット以外のピンは、１つ以上の他のアプリケーションに利用可能である。 （もっと読む）

【課題】ビアの信頼性を改良するための技術を提供する。
【解決手段】別の半導体デバイスが、複数の導電性配線（１２−２０）を含む第１層（２１）および第２層（３３）を含み、複数の非機能的ビアパッド（３４）が、第２層または第１層と第２層との間に含まれる。複数のダングリングビア（４０）は、第１層の特定の領域内に含まれる。ダングリングビアは、第１層の１つまたは複数の配線をビアパッドの対応する一つに接続する。 （もっと読む）

【課題】導電性ビアおよびそれを形成する方法に関する。
【解決手段】導電性ビアが、導電性接触構造と該導電性接触構造上に配置された誘電体層の突出部との間に配置された部分を含む。１つの実施形態において、突出部は、導電性接触構造上にアンダーカット層を形成し、次に、該導電性接触構造およびアンダーカット層上に誘電体層を形成することによって形成される。誘電体層に空洞を形成し、誘電体層の突出部を形成するようにアンダーカット層の材料が該空洞を通して除去される。導電性ビアの導電性材料は次に、突出部の下および空洞に形成される。 （もっと読む）

【課題】不揮発性メモリビットセルに対する電流−電圧特性情報を生成するための方法および装置を提供する。
【解決手段】基準電流生成回路は、選択されたデジタルレジスタ設定に対応する選択された基準電流を生成する。センスアンプ回路は、遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する。前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報としてメモリに格納する。 （もっと読む）

【課題】消去閾値電圧分布圧縮時間を減少し、総合消去処理時間を改善するためのシステムおよび方法を提供する。
【解決手段】不揮発性メモリのメモリブロックを消去する方法が、消去パルスのパルス幅(PW)を初期幅に設定するステップ、メモリブロックが消去メトリックを満たすまで、または最大数の消去パルスが印加されるまで、メモリブロックに消去パルスを繰り返し印加するステップ(517)、消去パルスのパルス電圧の大きさを初期パルス電圧レベルから最大パルス電圧レベル(PMAX)に徐々に調整するステップ(519)、パルス電圧の大きさが初期パルス電圧レベルと最大パルス電圧レベルとの間の中間電圧レベルに達したとき、消去パルスの幅を初期幅より狭くなるように減少するステップ(525)を含む。狭いパルスはより高い電圧レベルで印加されて、メモリブロックの過剰消去の量が減少される。 （もっと読む）

【課題】ソフトエラー率を有意に低下させる半導体素子およびその作製方法に関する。
【解決手段】半導体基板（１００）には、第１の型の不純物でドープされた第１ウェル領域（１０４）の下に第１の型の第１ドープ領域（１０２）がある。第１ウェル領域は、第１ドープ領域と電気的に接続されている。第１ウェル領域と第１ドープ領域（１０２）との間に分離領域（２０６）を形成する。分離領域は第２ウェル領域と電気接続されている。分離領域および第２ウェル領域は、第１の不純物型と反対の型の第２の不純物型でドープされている。前記方法はさらに、第１ウェル領域内および分離領域下に第２ドープ領域を形成する工程をさらに有し得る。第１の型の不純物を有する第３ドープ領域を、分離領域の上に形成することができる。 （もっと読む）

【課題】ＯＴＰメモリセルのための負バイアス温度不安定性（ＮＢＴＩ）耐性の高いラッチングセンスアンプを提供する。
【解決手段】集積回路は、ＯＴＰメモリセルと、第１および第２ビット線を介してメモリセルに接続されたセンスアンプ２０とを備える。センスアンプは、ラッチを提供するために交差結合第１および第２インバータを備える。第１インバータは、第１ビット線に亘ってメモリセルによって提供された第１データ信号に応答する。第２インバータは、第２ビット線に亘ってメモリセルによって提供された第２データ信号に応答する。第１ＮＢＴＩ補償トランジスタ３８は、ソース電極、ドレイン電極、および第１データ信号に応答する第１論理に接続されたゲート電極を備える。第２ＮＢＴＩ補償トランジスタ４０は、ソース電極、ドレイン電極、および第２データ信号に応答する第２論理に接続されたゲート電極を備える。 （もっと読む）

【課題】従来技術の低ドロップアウト電圧調整器が所望の調整電圧を正確に維持する能力は、減少してしまう。
【解決手段】電圧調整回路の装置および関連される動作方法が提供された。例示的電圧調整回路は電圧調整構成を含み、該電圧調整構成は、入力電圧基準に基づく調整された出力電圧と、電圧調整構成の位相マージンとを増加するように構成され、電圧調整構成に接続された位相補償構成、位相補償構成に接続された検出回路を備えられる。検出回路は、閾値を満たさない出力電流を検出することに応答して、位相補償構成を無効化するように構成される。 （もっと読む）

【課題】熱により誘起された高ひずみおよび測定精度の低下を生じないＭＥＭＳセンサを提供する。
【解決手段】
微小電気機械システム（ＭＥＭＳ）センサ２０は、基板２６と、基板２６の平坦面２８に形成されたサスペンションアンカー３４、３６とを備える。ＭＥＭＳセンサ２０は、基板２６上に吊らされる、第１可動素子および第２可動素子をさらに備える。可撓性部材４２、４４が第１可動素子３８をサスペンションアンカー３４に相互接続し、可撓性部材４６、４８が第２可動素子４０をサスペンションアンカー３６に相互接続する。可動素子３８、４０は同一の形状を有する。可動素子は矩形または入れ子構成におけるＬ形状可動素子１０８、１１０であってよい。可動素子３８、４０は、基板２６における点位置９４の周りに互いに回転対称に配向される。 （もっと読む）

【課題】ディスプレイにおいて時間的・空間的にオーバーラップした更新を処理する。
【解決手段】ディスプレイコントローラ１０９はフレームの各ピクセルについて動作ピクセルデータを処理し、オーバーラップ検出器４１３を含むピクセルプロセッサ１１７、衝突検出器４１５及び構築プロセッサ４１７を含む。新しい更新領域Ｂの任意の新しいピクセル値がフレームの現更新の領域Ａ内にある時オーバーラップ検出器はオーバーラップを検出する。オーバーラップ領域Ｏ内の少なくとも１つのピクセルが現在の更新から与えられた終了ピクセル値Ｇ_ＥＮＤと異なる現更新前の開始ピクセル値Ｇ_ＢＥＧを有する時及びピクセルに対する新しい更新から与えられた新しいピクセル値Ｇ_ＮＥＷが終了ピクセル値と異なる時、衝突検出器が修正要求を発令する。各非オーバーラップピクセルについて新しいピクセル値を用い現更新完了前に構築プロセッサが動作ピクセルデータを更新する。 （もっと読む）