【課題】可変抵抗型メモリ素子を有する半導体装置におけるデータの読み出し動作の安定化
【解決手段】メモリセルに含まれる可変抵抗の状態が第１の高抵抗状態及び第１の低抵抗状態のいずれかになることによりデータを記憶するメモリセルＭＣを含み、メモリセルの抵抗値の大きさにより第１モードと第２モードとの２つの記憶モードをもつ半導体装置。データ読み出しの際は、第１モードの場合はビットラインの電位を基準電位より高い第１電位に昇圧し、第２モードの場合はビットラインの電位を第１電位より高い第２電位に昇圧し、ビットラインの電位を基準電位と比較することによりデータの読み出しを行う。 （もっと読む）

【課題】 所望の深さを有し幅の狭い凹部を半導体基板に安定して形成することが可能な製造方法を提供すること。
【解決手段】 本発明は、半導体基板１０の一部に酸素イオン注入を行うことで第１酸素含有領域２４を形成する工程と、半導体基板１０に熱処理を行い、第１酸素含有領域２４に含まれる酸素を用いて第１酸素含有領域２４を酸化させることで、第１酸素含有領域２４を第１酸化領域２６とする工程と、第１酸化領域２６を除去することで半導体基板１０に凹部１６を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】同一セル内に複数設けられたビットへの個々への書き込み動作が他ビットへの書き込み量に依存することなく正常に行われ、さらには、書き込み・読み出し特性を損なうことなくＳＯＮＯＳ構造セルのいっそうの微細化を可能とする半導体装置およびその製造方法を提供する。
【解決手段】本発明による半導体装置は、一対の第１拡散領域を有する基板と、該基板上に形成された酸化膜および該酸化膜上に形成された電荷蓄積層とを有するゲート部とを有し、前記電荷蓄積層は当該電荷蓄積層中に離隔して位置する複数のビット領域を有する電気的絶縁膜である。また、酸化膜は、ビット領域に対応する部分がトンネル酸化膜として作用する膜厚の薄膜部およびビット領域間に位置する部分がトンネル効果による電荷輸送を抑制する膜厚の厚膜部を有している。 （もっと読む）

【課題】小型化が可能で、且つ、製造が容易な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、基板１０上に搭載された半導体チップ１２と、半導体チップ１２を封止するように基板１０上に設けられた第１樹脂封止部３０と、半導体チップ１２周辺の第１樹脂封止部３０を貫通するように基板１０上に設けられた貫通金属３２と、貫通金属３２に電気的に接続し、第１樹脂封止部３０の上面に沿って貫通金属３２から半導体チップ１２側に延伸するように第１樹脂封止部３０上に設けられた上部金属３４と、を具備し、貫通金属３２と上部金属３４とは一体型の構造をしている半導体装置およびその製造方法である。 （もっと読む）

【課題】電源投入時やリセット時に行われる不揮発性記憶装置の初期化動作において、初期化動作と外部アクセス動作とを好適に制御すると共に動作情報の読み出しを効率的に行うことにより、不揮発性記憶装置に対する読出しアクセス動作を、初期化動作の開始から短時間で可能とすること。
【解決手段】不揮発性記憶装置の各種の動作条件を設定する動作情報がメモリセルアレイに格納されている。書換えアクセス動作を制御する自動書換え制御回路を備え、自動書換え制御回路は、初期化動作時、動作情報の読み出し制御を行う際、ベリファイ増幅器ではなく読出し増幅器を活性化して動作情報を読み出す （もっと読む）

【課題】ワードライン間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０内に形成されたビットライン１４と、ビットライン１４上にビットライン１４の長手方向に連続して設けられた絶縁膜ライン１８と、ビットライン１４間の半導体基板１０上に設けられたゲート電極１６と、ゲート電極１６上に接して設けられ、ビットライン１４の幅方向に延在したワードライン２０と、ビットライン１４間でありワードライン２０間の半導体基板に形成されたトレンチ部２２と、を具備する。 （もっと読む）

【課題】埋め込みビットライン型不揮発メモリの微細化に適した製造方法を提供し、かつコンタクトの位置ずれに起因するビットライン間ショートを生じ難い構造を提供する。
【解決手段】導電体膜が埋め込まれたシャロートレンチ溝内にビットライン拡散層を設けてＳＯＮＯＳ構造セルとする。これにより、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。また、Ｓｉ_３Ｎ_４のサイドウォールを設けてイオン注入することでビットラインを形成する。これにより、メモリセルの微細化が可能となる。 （もっと読む）

【課題】効率的に冗長置換を行う。
【解決手段】正規メモリセル（４１２）のアレイと冗長メモリセル（４２２）のアレイを含む。正規メモリセルの幾つかは欠陥アドレスを有している。正規センスアンプ（４１０）はアクセスされたアドレスで正規メモリセルを読み出し、一方、冗長センスアンプ（４２０）は冗長メモリセルを読み出す。１つ以上のＣＡＭからなる第１のアレイ（４３２）は、欠陥メモリセルの欠陥アドレスを記憶し、一方、１つ以上のＣＡＭからなる第２のアレイ（４３２）は、当該欠陥メモリセルの入出力指示子を記憶する。デコーディング回路（４６０）は、欠陥の有るメモリセルと欠陥の無いメモリセルの各々の入出力指示子をデコードする。マルチビットのマルチプレクサ段（４９０）は、正規メモリセル（４１２）のコンテンツを出力するか、又は、当該アドレスが欠陥アドレスである場合には冗長メモリセル（４２２）のコンテンツを出力する。コンテンツは、当該メモリセルの入出力指示子に対応する多重出力端に印加される。 （もっと読む）

【課題】積層型半導体装置の小型化を可能とする構造体を提供する。
【解決手段】積層型半導体装置６０は、積層される複数の半導体装置６１〜６４と、前記半導体装置６１〜６４が接続され、端面に設けられた電極７１１〜７３２を含む複数の中継基板７１〜７３と、前記中継基板７１〜７３の端面に設けられた電極７１１〜７３２同士を接続する接続基板８１，８２とを含む。中継基板７１〜７３の端面に設けられた電極７１１〜７３２は、例えば導電性を有する接着剤又は異方性導電フィルムを介して接続基板８１，８２に接続される。これにより、複数の中継基板７１〜７３の端面に設けられた電極７１１〜７３２を接続基板８１，８２によって接続することで、接続があくまで端面のみで行われるので、接続基板８１，８２の折り曲げ部を設ける必要もないため、積層型半導体装置６０の小型化にとって有効である。 （もっと読む）