説明

サンディスク コーポレイションにより出願された特許

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方法およびシステムは、記憶装置において論理グループを物理アドレスにマッピングするためのアドレステーブルを維持する。この方法は、アドレステーブルにおいてエントリをセットする要求を受け取ることと、アドレステーブルキャッシュ内のエントリを、キャッシュ内におけるエントリの存在に依存し、かつキャッシュがフラッシングしきい値基準を満たすか否かに依存して、選択してフラッシングすることとを含む。フラッシングされるエントリは、アドレステーブルキャッシュの最大容量未満を含む。フラッシングしきい値基準は、アドレステーブルキャッシュが満杯であるか否かあるいは変更されているエントリのしきい値をページが超えているか否かを含む。アドレステーブルおよび/またはアドレステーブルキャッシュは不揮発性メモリおよび/またはランダムアクセスメモリに格納され得る。この方法およびシステムを使用すれば、アドレステーブルキャッシュをアドレステーブルに部分的にフラッシングするために必要な書き込み操作の数および時間が減少するので、性能の向上が生じ得る。
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ワード線上の不揮発性マルチレベルメモリセルのページは、ビット線を介する検知増幅器によって同時に検知される。ワード線に印加される時間の増加関数としての所定の入力検知電圧は、メモリセルのしきい値の全範囲を一挙に走査することを可能にする。次いで、個別セルが導通状態になる時間に留意することによって、個別セルのしきい値を検知することが時間領域検知で短縮される。ワード線およびビット線の遅延に合わせて調整した各導通時間を使用して、セルが導通状態になった場合のセル局所のワード線の一部で発生した検知電圧レベルを求めることができる。この局所的に発生した検知電圧レベルがセルのしきい値を形成する。この時間領域検知は、マルチレベルメモリのレベルの数に比較的無関係なため、多くのレベルを一挙に迅速に分析する。
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ワード線WLn上の不揮発性マルチレベル記憶素子のページを同時に検知するとともに、隣接ワード線WLn+1上の隣接ページからの摂動を補償する。最初に、WLn+1上の記憶素子のプログラムしきい値を時間領域で検知してタイムマーカとして符号化する。これは時間とともに増加する走査検知電圧によって達成される。記憶素子のタイムマーカは、記憶素子が導通を開始する時間、あるいは同等に走査検知電圧が記憶素子のしきい値に達した時間を示す。次に、WLn上のページを検知するとともに、オフセットレベルを有する同じ走査電圧をWLn+1に補償として印加する。特に、WLn上の記憶素子は、WLn+1上の隣接記憶素子のタイムマーカによって示される時間であって、オフセットされた走査電圧がWLn+1上に適切な補償バイアス電圧を発生させる時間に検知されることになる。
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不揮発性メモリセルのグループは、プログラミングパスで一連の増加するプログラミングパルスによってプログラムされる。各パルスの後には、プログラムベリファイおよび可能性としてプログラム禁止ステップが続く。複数のメモリ状態を画定する様々なベリファイレベルを遅く開始したり早く終了したりすることによってプログラミングパスの間の性能が改善される。これはつまりグループ内の最も速いおよび最も遅いプログラミング(端部)セルをベリファイおよび禁止するステップをスキップすることになる。最も速いセルが第1のベリファイレベルに対してすべてプログラムベリファイされた時点で、基準パルスが設定される。どのパルスのどのベリファイレベルの開始も基準パルスに対して遅延することになる。所定の数のセルが所与のベリファイレベルに対してベリファイされないままの場合のみ、その所与のレベルに対してベリファイが停止する。端部セルをオーバープログラムするかまたはアンダープログラムすることによって生じるどんなエラーもエラー訂正コードによって訂正される。
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ランプダウンプログラミング電圧を使用して、最も高いステップから最も低いステップにかけてステップ毎に不揮発性メモリセルのグループを並列にプログラムする。各プログラミングステップの後のベリファイとともにプログラム禁止を行うための従来のセットアップが回避されると、全体のプログラミング時間が改善される。セルをその目標状態にプログラムすると見込まれるプログラミング電圧を示すプログラミング電圧推定値が各セルに提供される。現在のプログラミング電圧ステップあるいはそれ以上の推定値を有するセル以外のすべてのセルは、プログラム禁止されることになる。その後、下降する各プログラミング電圧ステップによって、追加のセルが非禁止されることになる。非禁止されると、セルはその目標状態にプログラムされても再び禁止される必要はない。その理由は、その後のプログラミングステップが低い電圧であり、セルをその目標状態を超えてプログラムするだけの効果がないためである。1つの実施例における非禁止動作とは、要するに関連するビット線を接地に引くだけである。
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携帯用のフラッシュメモリ記憶装置のオペレーティングファームウェアは、実行可能ではない割合に大きなファイル記憶メモリに格納される。それは、実行可能なメモリに収まるオーバーレイに論理的に分解される。デッドスペース、あるいは頻繁にアクセスされるオーバーレイの1つまたはグループの中にあるべき関数を不必要に分離することを最小にすると同時に関数呼び出しを効率的に編成するために、オーバーレイのサイズは様々であってよい。データ割当てを必要とする関数を有するオーバーレイについて、データ割当てはオーバーレイのエビクションを引き起こすことがある。この自己エビクションは完全にあるいは初期実行時後に回避され、エビクションされたオーバーレイはデータのために確保された領域の外側の領域に再ロードされる。
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不揮発性メモリでは、ベリファイステップの数を削減するマルチパスインデックスプログラミング方法を使用して、メモリセルのグループがそのそれぞれの目標状態に並列にプログラムされる。各セルについて、セルに印加される最後のプログラミング電圧を記憶するプログラムインデックスが維持される。最初のプログラミングパスの間に一連の増加するプログラミングパルスが印加されると、各セルはインデックスを作成する。最初のプログラミングパスの後にベリファイおよび1つ以上の次のプログラミングパスが続き、それぞれの目標状態に対するいかなる不足分もトリミングする。セルがその目標状態に対するベリファイに失敗した場合には、そのプログラムインデックスは増加され、最後に受信されたパルスから次のパルスによってセルをプログラムすることができる。グループ内のすべてのセルがそのそれぞれの目標状態とベリファイされるまで、ベルファイおよびプログラミングパスは繰り返される。パルス間のベリファイ動作は必要ない。
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メモリセルのグループは、複数のパスのプログラミング電圧の相関が取られている複数パスプログラミング方法を使用して、その目標状態にそれぞれ並列にプログラムされる。各プログラミングパスは、共通のステップサイズを有する階段パルストレインの形態のプログラミング電圧を使用し、連続するそれぞれのパスは、その前のパスの階段パルストレインから所定のオフセットレベルだけオフセットしている階段パルストレインを有する。所定のオフセットレベルは、共通ステップサイズより小さく、その前のパスの所定のオフセットレベル以下であってもよい。このようにして、それぞれの連続するパスがさらに細かいステップサイズを有するプログラミング階段パルストレインを使用する従来の方法よりも少ないプログラミングパルスを使用して、複数のパスにわたり同じプログラム分解能を達成することができる。複数パスプログラミングは、プログラミングパルスの総数を削減しながら、プログラムされるしきい値の分布を絞り込むのに役立つ。
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並行して感知される不揮発性メモリセルのグループのうちのメモリセルの伝導電流を感知してその結果をデータバスに提供するための感知回路を開示する。ノードを初期電圧に充電するために、プリチャージ回路がノードに結合される。中間回路もノードに結合されてメモリセルに接続可能であり、これによりプリチャージ回路からの電流をメモリセルに供給することができる。この回路は、ノードにおける放電の速度によって伝導電流の判定を行う比較回路と、判定の結果を保持するために比較回路に結合されたデータラッチと、データラッチに、その中にラッチされている結果をノードから独立してデータバスに供給するために、結合された転送ゲートとをも備える。この構成は、感知性能を改善し、感知中にアナログ感知経路におけるノイズをなくすと共にスイッチング電流を減少させるのに役立つことができる。
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【課題】ハウスキーピング操作は繰り返される消去および再プログラミングを通して累積する個々のブロックの損耗を均す。
【解決手段】メモリセルが同時に消去可能なセルのブロックをなすようにグループ分けされているフラッシュEEPROM(登録商標)システムのような再プログラム可能な不揮発性メモリシステムはホストコマンドの実行中にメモリシステムのハウスキーピング操作をフォアグラウンドで行うように操作され、そのハウスキーピング操作はホストコマンドの実行とは関連しない。1つ以上のそのようなハウスキーピング操作とホストコマンドの実行との両方が、その特定のコマンドを実行するために確立された時間割り当て内で行われる。1つのそのようなコマンドは、受信されたデータのメモリへの書き込みである。 (もっと読む)


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