【課題】アナログ／デジタル変換器のビット数を、複雑さ又は処理時間を過度に増加させずに増加させることを目的とする。
【解決手段】アナログ信号をn ビットのデジタルデータに変換するアナログ／デジタル変換方法において、前記アナログ信号の振幅を、フルスケールアナログ信号の振幅を2^k（k; nより小さい整数）で除算した閾値と比較する比較ステップと、前記アナログ信号をn-k ビットにアナログ／デジタル変換を行い、前記比較ステップの結果が前記アナログ信号の振幅が前記閾値より大きいことを示す場合、n ビットのデジタルデータのMSB 側のn-k ビットを得て、前記比較ステップの結果が前記アナログ信号の振幅が前記閾値以下であることを示す場合、前記n ビットのデジタルデータのLSB 側のn-k ビットを得るステップとを備える。 （もっと読む）

【課題】温度が上昇する際における共振器の周波数の著しい低下を克服する共振器及び共振器を形成するための方法を提供する。
【解決手段】共振器は、バルク２１と柱状部２４とを含む共振素子２０を備えたバルクモード共振器である。柱状部２４は、バルクの材料の温度係数の符号と反対の符号の温度係数を有するヤング率の材料から形成されている。また、柱状部２４は、バルク波の振動方向に対して垂直方向に長く、共振素子２０の膨張／圧縮方向に共振素子２０と交差してバルク２１の連続部分を有する様に分散されている。 （もっと読む）

【課題】本発明は、ＲＦ信号が通過する構成要素の数が極めて少なく、装置の電流消費及び面積を低減することが可能な可変利得増幅器を提供する。
【解決手段】可変利得増幅器は、入力ノードと、入力ノードに接続されている可変電流源と、第１供給端子及び可変電流源間に並列に接続されており、第１差動利得信号及び第２差動利得信号によって制御されるべく配置されている差動対を構成し、その一方が可変利得増幅器の出力ノードを有している第１出力端子及び第２出力端子を含む第１分岐回路及び第２分岐回路と、第１出力端子及び第２出力端子に接続されており、更にコンデンサを介して入力ノードにも接続されている中間ノードを含む分圧器とを備える。 （もっと読む）

【解決手段】本発明は、その誘電体がリークを示す少なくとも１つの容量性素子(C1,C2) と、残留電荷を読み取るための絶縁された制御ターミナル(5) を含むトランジスタとを備えたタイプの時間測定のための電荷保持電子要素(10)を読み取るための方法及び回路に関し、前記読み取り回路は、第１タイプの少なくとも１つのトランジスタ(P1,P2) と、第２タイプの１つのトランジスタ(N3,5)とを夫々含む、２つの供給ターミナル間の２つの平行な分岐を備えており、前記分岐の一方の第２タイプのトランジスタは、読み取られるべき前記要素のトランジスタから構成されており、前記分岐の他方の第２タイプのトランジスタは、該トランジスタの制御ターミナルでステップ信号(V_DAC)を受けており、第１タイプのトランジスタの夫々のドレインは、比較器(135) の夫々の入力に接続されており、比較器の出力(OUT) が、電荷保持要素における残留電圧の表示を与える。
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【解決手段】本発明は、その誘電体がリークを有する少なくとも１つの第１容量性素子(C1)と、その誘電体が第１容量性素子のキャパシタンスより大きいキャパシタンスを有する少なくとも１つの第２容量性素子(C2)とを備えた時間測定のための電荷保持電子回路であり、前記２つの素子は、残留電荷を測定するために、素子(5) に接続可能なフローティングノード(F) を構成する共通電極を有する前記電荷保持電子回路を制御する方法に関し、電荷保持期間が、第１容量性素子を介した充電又は放電によりプログラミング又は初期化される。
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【解決手段】本発明は、時間測定のための電荷保持回路に関し、電荷保持回路は、その第１電極(21)がフローティングノード(F) に接続された少なくとも１つの第１容量性素子(C1)と、その第１電極(31)が前記フローティングノード(F) に接続された少なくとも１つの第２容量性素子(C2)と、前記フローティングノードに接続され、絶縁された制御ターミナルを有する少なくとも１つの第１トランジスタ(5) とを備え、第１容量性素子は誘電体スペーサ(23)を通したリークを有し、第２容量性素子は第１容量性素子のキャパシタンスより大きいキャパシタンスを有する。
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【解決手段】本発明は、選択トランジスタをフローティングゲート・トランジスタと直列に夫々備えるEEPROMメモリセルのアレイに埋め込まれている時間測定のための電荷保持電子回路に関し、前記回路は、メモリセルのいずれか１つの列に、そのフローティングゲート・トランジスタのトンネル窓の誘電体の厚さが、他のセルのフローティングゲート・トランジスタのトンネル窓の誘電体の厚さより薄い少なくとも１つの第１セル(C1)から成る第１サブアセンブリと、そのフローティングゲート・トランジスタのドレイン及びソースが相互接続されている少なくとも１つの第２セル(C2)から成る第２サブアセンブリと、少なくとも１つの第３セル(7) から成る第３サブアセンブリと、そのトンネル窓が除去された少なくとも１つの第４セル(6) から成る第４サブアセンブリとを備え、前記４つのサブアセンブリのセルのトランジスタのフローティングゲートが夫々相互接続されている。
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【課題】空隙領域の上にファセットのない単結晶半導体膜を形成し、デバイス表面積の減少を防ぐ薄い単結晶膜の積層構造、及び、チャネル領域が均一な厚みを有し、均一な厚みの少なくとも一層の非単結晶膜で下部の半導体ウエハから離間しているＭＯＳトランジスタの製造方法を提供する。
【解決手段】絶縁領域３４内部に、選択的なエピタキシャル成長により単結晶半導体活性領域上に単結晶半導体犠牲膜３８及び前記単結晶半導体膜４０を成長させ、隆起した前記絶縁領域３４を少なくとも部分的に除去し、側面から前記単結晶半導体犠牲膜３８の除去を実施する。その後空隙を残す形態。絶縁体、電気伝導体、または熱伝導体で充填する。 （もっと読む）

【解決手段】本発明は、装置を製造する方法に関し、前記装置の第１領域内に第１酸化シリコン層を形成し、前記装置の第２領域内に第２酸化シリコン層を形成するステップと、前記第１領域内に第１タイプのドーピングイオンを注入するステップと、前記第２領域内に第２タイプのドーピングイオンを注入するステップと、前記第１酸化シリコン層が除去され、前記第２酸化シリコン層の少なくとも一部が残るように、定められた継続時間前記第１及び第２領域をエッチングするステップとを備える。
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【課題】 本発明の目的は、乾燥しない電解質を備えた燃料電池を提供することにある。
【解決手段】 本発明は、電解質層６の両側にそれぞれ積層された第１及び第２触媒層５、７にはそれぞれアノード１０及びカソード１２が接続され、第１触媒層５には水素が供給され、第２触媒層７には酸素が供給され、親水性層２０は第２触媒層７を被覆するように設けられ、酸素は前記親水性層２０を通して第２触媒層７に供給されている燃料電池を提供する。 （もっと読む）