【課題】バブル欠陥が少ない埋込み酸化物層を有する厚さ２５ｎｍ以下シリコンオンインシュレーター構造体を提供すること。
【解決手段】（ａ）シリコン層を含むドナー基板及び支持基板を提供するステップであり、両基板の一方のみが酸化物層で覆われているもの、（ｂ）ドナー基板においてシリコン層の境界となる弱帯を形成するステップ、（ｃ）酸化物層をプラズマ活性化するステップ、（ｄ）ドナー基板を支持基板に接合するステップであり、酸化物層が接合界面に配置され、接合が部分真空中で実行されるもの、（ｅ）接合強化アニールを３５０℃以下の温度で行うステップであり、アニールはドナー基板を弱帯に沿って劈開させるもの、（ｆ）シリコンオンインシュレーター構造体に対し、９００℃超の温度で欠陥を修復する熱処理を加えるステップであり、（ｅ）から（ｆ）への温度遷移が１０℃／ｓ超の勾配率であるものを含むシリコンオンインシュレーター構造体の製造方法。 （もっと読む）

【課題】単結晶の半導体層を支持基板上に転写し、転写された層がもはや脆化注入によって生成される可能性のある結晶欠陥を含まない方法を提供する。
【解決手段】単結晶の半導体層３を支持基板上に転写する方法に関し、（ａ）ドナー基板３１に注入種を注入するステップと、（ｂ）ドナー基板３１を支持基板に接合するステップと、（ｃ）層３を支持基板上に転写するためにドナー基板３１を破壊するステップと、前記単結晶の層３の第２の部分３５の結晶格子の秩序を乱すことなしに、転写されるべき単結晶の層３の部分３４が非晶質にされるステップであり、部分３４、３５が、それぞれ、単結晶の層３の表面部分および埋め込み部分であるステップと、非晶質の部分３４が５００℃未満の温度で再結晶化されるステップであり、第２の部分３５の結晶格子が再結晶化のための種結晶として働くステップとを含む。 （もっと読む）

【課題】半導体構造を製造するためのプロセスを提供すること。
【解決手段】本発明は、半導体構造を製造するためのプロセスに関し、以下のステップ、すなわち、シード基板（１）と、シード基板（１）を覆う脆弱化された犠牲層（２）とを備えるハンドル基板（１、２）を提供するステップ（Ｅ１）と、ハンドル基板（１、２）をキャリア基板（３）と接合するステップ（Ｅ２）と、キャリア基板（３）を任意選択で処理するステップ（Ｅ３）と、犠牲層（２）においてハンドル基板を分離し、半導体構造を形成するステップ（Ｅ４）と、シード基板（１）上に存在する犠牲層（２）の残留物があればそれを除去するステップ（Ｅ５）とを備えることを特徴とする。 （もっと読む）

【課題】回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える技術を提供する。
【解決手段】第１のビットライン（ＢＬ）に接続された出力と第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力と、第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータと、第１のビットラインおよび第２のビットラインをそれぞれ第１のグローバルビットラインおよび第２のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、それぞれのＣＭＯＳインバータはプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２を備え、パスゲートトランジスタは、プルアップトランジスタ又はプルダウントランジスタによって構成される。 （もっと読む）

【課題】簡素化された、ロバスト性を有するメモリセンスアンプを提供する。
【解決手段】差動センスアンプであって、第１のビット線（ＢＬ）に接続された出力および第１のビット線に対して相補的な第２のビット線（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビット線（／ＢＬ）に接続された出力および第１のビット線（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータとを備え、それぞれのＣＭＯＳインバータはプルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）を備え、前記センスアンプは、前記第１のビット線および前記第２のビット線をプリチャージ電圧にプリチャージするために、プリチャージトランジスタを有し、前記プリチャージトランジスタは、前記プルアップトランジスタもしくはプルダウントランジスタによって構成される。 （もっと読む）

【課題】半導体メモリのセンス増幅器は、回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える必要がある。
【解決方法】本発明の差動センス増幅器は、第１のビットライン（ＢＬ）に接続された出力および第１のビットラインに対して相補的な第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力および第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータとを備え、それぞれのＣＭＯＳインバータはプルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）を備え、プルアップトランジスタ（Ｍ２１、Ｍ２２）またはプルダウントランジスタ（Ｍ３１、Ｍ３２）のソースは、トランジスタのソースと電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源またはプルダウン電圧源に電気的に結合され、接続されることを特徴とする。 （もっと読む）

【課題】本発明は、少ししか列アドレスバスを必要としない半導体メモリを提供する。
【解決手段】本発明は、半導体メモリであって、ビット線と、メモリセルアレイと、少なくとも１組のセンスアンプバンクであって、各センスアンプは、交互の配列により、対応するビット線に接続されていることによって、ビット線と平行な各センスアンプバンクの組で利用可能なスペースに相互接続することを備え、各センスアンプバンクは、センスアンプバンクの少なくとも１つのセンスアンプを選択する、少なくとも１つのローカル列デコーダを備え、前記ローカル列デコーダは、ビット線と平行な利用可能な相互接続スペース内に走っている出力線によってセンスアンプバンクの少なくとも１つのセンスアンプと電気的に結合されたことを特徴とする半導体メモリに関するものである。 （もっと読む）

【課題】ラジオ周波数応用のためのベース基板を製造する方法を提供する。
【解決手段】本発明は、絶縁体上の半導体タイプ基板の製造のためのベース基板を製造する方法に関し、方法は、（ａ）５００Ω．ｃｍより大きい電気抵抗を有するシリコン基板（１）を提供するステップと、（ｂ）基板（１）の表面上に存在する在来の酸化物および／またはドーパントを除去するために、基板（１）の表面を洗浄するステップと、（ｃ）基板（１）上に、誘電体層（２）を形成するステップと、（ｄ）層（２）上に、多結晶シリコン層（３）を形成するステップとを備え、ステップ（ｂ）（ｃ）および（ｄ）は、同一のエンクロージャ（１０）内で連続的に実施されることを特徴とする。 （もっと読む）

【課題】半導体オンインシュレータ構造を処理するための方法を提供すること。
【解決手段】本発明の方法は、（ｉ）薄い層（３）の表面上に、露出領域と呼ばれる薄い層の領域（３ａ）を画定するマスク（４）と、そのマスクで覆われる領域（３ｂ）とを形成するステップと、（ii）酸化物又は酸窒化物の層（２）中の酸素の少なくとも一部が露出領域（３ａ）を通って拡散するための要因となる熱処理を施すステップとを含む。
ステップ（ii）の前又は最中に、薄い層（３）の半導体の窒化物又は酸窒化物の層（５）は、露出領域（３ａ）上に形成され、上記層（５）の厚さは、露出領域（３ａ）を通る酸素の拡散速度とマスク（４）で覆われる領域（３ｂ）を通る酸素の拡散速度との比が２より大きくなるようにする。 （もっと読む）

【課題】本発明は、第III族−Ｎ（窒素）化合物半導体ウエハを製造するために、特にＧａＮウエハを製造するために最適化された方法及び装置に関する。
【解決手段】
具体的には、この方法は、化学気相成長（ＣＶＤ）反応器内の隔離弁取付具上の不要な材料の形成を実質的に防止することに関する。特に、本発明は、システムで使用される隔離弁上のＧａＣｌ₃及び反応副生成物の堆積／凝縮を抑制する装置及び方法と、１つの反応物質としてのある量の気体状第III族前駆体と別の反応物質としてのある量の気体状第Ｖ族成分とを反応チャンバ内で反応させることによって、単結晶第III−Ｖ族半導体材料を形成する方法を提供する。 （もっと読む）