本発明の方法において、第１層を特にアモルファス・シリコンで形成し、トレンチを有する基板の表面に堆積させる。この表面の一部を、保護層で被覆する。第１層をその後基板表面上ではドライエッチング処理によってマスクなしで除去する一方、トレンチ内では第１層が保持される。
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本発明は、送信機と、受信機と、データラインとを有する直列データ送信用バス通信システムであって、前記送信機は前記データラインを介してデータ信号を送信するように構成されており、前記受信機は前記データラインから前記データ信号を受信するように構成されている直列データ送信用バス通信システムにおいて、前記送信機は、前記データ信号の送信が終了した後に送信終了信号を、前記データラインを介して送信するように構成されており、前記受信機は、前記データラインから前記送信終了信号を受信するように構成されている当該直列データ送信用バス通信システムに関するものである。
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パケットデータ通信制御のための通信装置を提供する。本発明の例示の実施態様によれば、ＰＣＩエクスプレスタイプ装置などの通信装置(100)は、パケットデータを順序付けるために別個の妻帯機能(112,116,117,118)を実行する。これらの裁定機能の１つ(112)は、（例えばＰＣＩエクスプレスシステムと共に実装されるときにＰＣＩエクスプレス標準に適合するための）プロトコル標準に応じて、パケットデータを順序付ける。その他の裁定機能(116,117,118)は、プロトコル標準への準拠を維持しながらパフォーマンス標準に応じてパケットデータを順序付ける。
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プリフェッチビット（１２６）をキャッシュ（１２０）の各ブロック（１２５）に関連させ、キャッシュ−プリフェッチ動作の管理（１３０）は、このビット（１２６）の状態に基づく。ビデオアプリケーションのフレームメモリのように規則的な繰返しのメモリアクセスが見込まれる記憶領域（１１５）を各アプリケーションが識別できるようにすることによって、効率が更に向上する。これらの記憶領域（１１５）の各々に対して、アプリケーションは、フレームメモリ中のデータのライン長のようなあり得るストライド値も識別する。プリフェッチは、識別された領域（１１５）に制限され、プリフェッチビット（１２６）は、これらの領域からブロック（１２５）を識別するとともに繰返しのキャッシュヒット／ミス決定を制限するのに用いられる。
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電子デバイス（２０）は、インダクタ（４２）を含むデバイス回路（３２）を有する第１の基板（２２）と、多数の他のインダクタ（６２）を含むインダクタンス調整回路（６０）を有する第２の基板（２４）とから作成される。基板（２２、２４）は、互いに対向するように組み合わせる。他のインダクタ（６２）は、インダクタ（４２）に対して種々の相互インダクタンスの関係を選択するように構成する。これらの関係は、デバイスの動作期間中に選択することができ、デバイス回路（３２）に可変インダクタンスを提供する。 （もっと読む）

ＤＶＩ、Ｓ−ＡＴＡ又はＰＣＩ−Ｅｘｐｒｅｓｓのような高速Ｉ／Ｏインタフェース（６００）は、高価なテスト装置を必要とする。ループバックテストは、１つの代替方法として広く使われているが、タイミングに関係した時間関係の欠陥の補償を欠いている。制御可能な振幅（５０１）及び高精度を有する可変遅延（２０３）を用いるオンチップ・ジッタ挿入のためのシステム及び方法であって、ループバックテストの補償を改善するものを提供する。
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本発明は、行列配置された複数のメモリセル（１００，２００）を有するメモリアレイ（１０，２０）と、前記メモリセルの行に結合されたビット線（１２，２２）と、複数の前記ビット線（１２，２２）に結合された入力部を有し、前記複数のビット線（１２，２２）上の各アナログ信号レベルの平均レベルを決定する平均回路（１１，２１）と、前記平均回路（１１，２１）に結合され、前記平均レベルをモニタするとともに、前記平均レベルが予め決定された動作を示すときにリフレッシュコマンドを出力するモニタリング回路（１３，２３）と、前記モニタリング回路（１３，２３）に結合され、前記リフレッシュコマンドに応答して少なくとも前記複数のメモリセル（１００，２００）の選択をリフレッシュするリフレッシュ回路（１５，２５）とを具える不揮発性記憶装置に関する。
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