【課題】イメージセンサ及びその製造方法を提供すること。
【解決手段】イメージセンサは、リードアウト回路１２０を含む半導体基板１００と、前記リードアウト回路１２０に接続されるように、前記半導体基板１００上に形成された配線１５０及び層間絶縁層１６０と、前記層間絶縁層１６０上に形成されたイメージ感知部と、前記配線１５０に対応するように、前記イメージ感知部に形成されたトレンチと、前記トレンチの側壁に形成されたバッファ層と、前記バッファ層上に形成され、前記トレンチの底面を選択的に露出させるバリアパターンと、前記配線が露出するように、前記バリアパターンの下部の前記イメージ感知部及び層間絶縁層を貫通するビア孔と、前記ビア孔の内部に形成されたメタルコンタクトとを備える。 （もっと読む）

【課題】静電気防止素子のノーマルコンタクトと半導体素子のブランケットコンタクトを同時に形成する。
【解決手段】本発明の半導体素子の製造方法は、基板上に静電気防止素子に対するアクティブ領域と、第１ポリゲート及び半導体素子に対するアクティブ領域と、ブランケットトレンチ形態の第２ポリゲートとを形成する段階と、前記基板上に第１絶縁膜と第２絶縁膜を含む層間絶縁層を形成する段階と、前記層間絶縁層に平坦化工程を行う段階と、前記第１ポリゲート上に形成された層間絶縁層の一部を開口させたコンタクトパターンを形成する段階と、前記コンタクトパターンの下の第２絶縁膜を第１エッチングして第１ポリゲート上のトレンチを形成する段階と、第２エッチングを行って前記第１ポリゲート上のトレンチ内部の第１絶縁膜を除去し、前記第２ポリゲートを除いた前記半導体素子のアクティブ領域上の第１絶縁膜を除去する段階とを含む。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は、半導体基板に第１導電型不純物イオンを注入して第１ウェルを形成する段階、半導体基板に第２導電型不純物を注入して、第１ウェルの一領域と重なる拡張されたドレインを形成する段階、半導体基板に第２導電型不純物を注入して、拡張されたドレイン下部の半導体基板内に、第１ウェルの他の領域と重なるようにして第１導電型の第２ウェルを形成する段階、拡張されたドレインと一部重なる第１ウェル上にゲートを形成する段階、及びゲートの一側における拡張されたドレイン領域に第２導電型不純物を注入してドレイン領域を形成する段階と、を含む。 （もっと読む）

【課題】イメージセンサ及びその製造方法を提供すること。
【解決手段】イメージセンサは、単位ピクセル別にリードアウト回路１２０の形成された半導体基板１００と、前記半導体基板１００上に形成された層間絶縁層１６０と、前記リードアウト回路１２０にそれぞれ接続されるように、前記層間絶縁層１６０を貫通して形成された配線１５０と、前記配線１５０にそれぞれ接続されるように、前記層間絶縁層１６０上に形成された第１金属パターンと、前記第１金属パターン上に形成された第２金属パターンと、前記第２金属パターン上に形成されたフォトダイオードパターンとを含む。 （もっと読む）

【課題】単一ポリＥＥＰＲＯＭセルをスタックゲートポリＥＥＰＲＯＭセルの水準にスケーリングできる半導体メモリセルを提供する。
【解決手段】単一ポリＥＥＰＲＯＭセルは、フローティングゲートＦＧ上にカップリングのためのコンタクトを形成させ、コンタクトはコントロールゲートＣＧラインによりワードライン用ポリシリコンＷＬの方向に連結される。このコンタクトとフローティングゲート用ポリシリコンＦＧとの間にカップリングのための誘電膜１０２を形成してフローティングゲート用ポリシリコンＦＧとコンタクトを通じてカップリングを実施する。また、この半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる。 （もっと読む）

【課題】プログラム及び消去動作部分と読み出し動作部分とを分離させることによって、耐久性またはサイクル特性を画期的に改善させる不揮発性メモリ素子及びその駆動方法を提供する。
【解決手段】単一ポリＥＥＰＲＯＭの不揮発性メモリ素子は、第１タイプウェル１０上に形成されるフローティングゲート５０と、第２タイプウェル２０上に形成されるとともにフローティングゲート５０と直列連結される複数のトランジスタ３０，４０と、を備え、これらのトランジスタ３０，４０のうち、いずれかひとつはプログラム及び消去のための第１トランジスタ３０であり、他のひとつは読み出し（reading）のための第２トランジスタ４０である。 （もっと読む）

【課題】タングステン等のＣＭＰ（化学機械研磨）後、エロージョン量をモニタリングできるパターンを提示する。
【解決手段】ホールアレイサイズスプリットａと配列間スペースの長さスプリットｂを一定に規定したモニタリングパターンを利用して、プラグＣＭＰ時に発生するエロージョンレベルを評価する。前記ホールアレイサイズによる影響はホールアレイサイズに応じて増加するため、エロージョン量は特定のサイズにおいて飽和になるのかをモニタリングする。また前記配列の間で影響を受けるスペースの長さをモニタリングする。 （もっと読む）

【課題】コンタクトプラグ、及び金属配線のような金属構造物に欠陥が発生して再形成工程を処理する場合、コンタクトホールが過度に露出されてホールが大きくなる現象を防止できる金属構造物の再形成方法を提供する。
【解決手段】本発明に従う金属構造物の再形成方法は、コンタクトプラグを含む絶縁層の上に形成された第１金属層、第１金属層の上に形成された金属配線層、金属配線層上に形成された第２金属層を含む金属構造物の再形成方法に関するものであって、第１ウェットエッチング工程を処理して金属配線層の下を除外した第１金属層及び第２金属層を除去するステップと、第２ウェットエッチング工程を処理して金属配線層を除去するステップと、第１平坦化工程を処理して残存した第１金属層及び絶縁層の表面を平坦化するステップと、を含む。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は、半導体基板に第１導電型不純物を注入する第１インプラント工程を行い、第１導電型の第１ウェルを形成する段階と、第２導電型不純物を第１導電型の第１ウェルに注入する第２インプラント工程を行い、第１導電型の第２ウェルを形成する段階と、第２導電型不純物を第１導電型の第２ウェルに注入する第３インプラント工程を行い、第２導電型不純物領域を形成する段階と、半導体基板上にゲートを形成する段階と、第２導電型不純物を注入する第４インプラント工程を行い、ゲートの一側の第２導電型不純物領域内にドレイン領域を形成する段階と、を含む。 （もっと読む）

【課題】フラッシュメモリ素子の製造方法を提供する。
【解決手段】セル領域及び周辺領域を含む半導体基板１０を用意するステップと、半導体基板１０のセル領域に第１ウェルを形成した上でＯＮＯ膜を形成するステップと、第１ウェルを含む半導体基板１０の周辺領域に第２ウェルを形成した上で第１酸化膜２１を形成するステップと、第１ポリシリコン膜５１を形成した後にＯＮＯ膜パターン及び第１ポリシリコンパターン６１から形成されたメモリゲートを形成するステップと、メモリゲートの両側壁に第２酸化膜パターン２６及び第２ポリシリコンパターン６２（残留パターン）を形成した上でゲートを形成するステップと、メモリゲートの片方側壁のみに残留パターンを残してセレクトゲートを形成するステップと、互いに隣接したメモリゲートの間の半導体基板１０に第３不純物領域１５を形成するステップとを含む。 （もっと読む）