【課題】１ミクロンより小さい、好適には１０ｎｍより小さい（チヤネルまたは細孔）幅と、ミクロン範囲またはそれより長い長さとを有する、埋め込まれたナノチヤネル（またはナノ細孔）を含むナノチヤネルデバイスを提供する。
【解決手段】単結晶基板１を含むデバイスであって、単結晶基板１は、単結晶基板１の所定の結晶面を露出させる少なくとも１つのリセス領域４を有し、少なくとも１つのリセス領域４は、更に、リセス幅を有し、および充填材料５と埋め込まれたナノチャネル６とを含み、埋め込まれたナノチャネル６の幅、形状、および深さは、少なくとも１つのリセス領域４のリセス幅と、露出した所定の結晶面に対して垂直な方向における充填材料の成長表面の成長速度により決定されるナノチヤネルデバイスの製造方法。 （もっと読む）

【課題】デュアル仕事関数半導体デバイスの製造方法を提供する。
【解決手段】半導体基板１００上に、これと接触するゲート誘電体層１０４を形成する工程と、ゲート誘電体層の上に、これと接触する金属層１０５を形成する工程と、金属層の上に、これと接触するゲート充填材料の層１０６を形成する工程と、ゲート誘電体層、金属層、およびゲート充填層をパターニングして、第１ゲートスタックと第２ゲートスタックとを形成する工程と、半導体基板中に、ソースおよびドレイン領域１０９を形成する工程と、第１および第２ゲートスタックの少なくとも片側の第１および第２領域中に誘電体層を形成する工程と、その後に第２ゲートスタックのみからゲート充填材料を除去し、下層の金属層を露出させる工程と、露出した金属層を金属酸化物層１０５１に変える工程と、第２ゲートスタックを他のゲート充填材料１１５を用いて再形成する工程とを含む。 （もっと読む）

【課題】簡単化した集積機構を備えた二重仕事関数半導体デバイスおよびその製造方法を提供する。
【解決手段】二重仕事関数半導体デバイスは、第１実効仕事関数を有する第１ゲートスタック１１１を含む第１トランジスタと、第１実効仕事関数とは異なる第２実効仕事関数を有する第２ゲートスタック１１２を含む第２トランジスタとを備える。第１ゲートスタック１１１は、第１ゲート誘電体キャップ層１０４、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、バリア金属ゲート電極層１０７、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。第２ゲートスタック１１２は、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。第２金属ゲート電極層１０９は、第１金属ゲート電極層１０６と同じ金属組成からなる。 （もっと読む）

【課題】金属ゲート電極を有する二重仕事関数半導体デバイスの製造方法を提供する。
【解決手段】該製造方法は、第１領域１０１及び第２領域１０２を有する基板１００を設けること、第１領域に第１半導体トランジスタ１０７を作製すること、第２領域に第２半導体トランジスタ１０８を作製すること、第１サーマルバジェットを第１半導体トランジスタに備わる少なくとも第１ゲート誘電体キャッピング層１１４ａに作用し、第２サーマルバジェットを第２半導体トランジスタに備わる少なくとも第２ゲート誘電体キャッピング層１１４ｂに作用すること、を備える。 （もっと読む）

【課題】異なる誘電体材料を含む、デュアル仕事関数半導体デバイスの製造方法を提供する。
【解決手段】第１領域Ｉと第２領域ＩＩとを有する基板５を用意し、（ｉ）第１領域Ｉと第２領域ＩＩを覆うようにホスト誘電体層１を形成し、（ｉｉ）第１領域Ｉと第２領域ＩＩの上のホスト誘電体層１を覆うように第１誘電体キャップ層２を形成した後、（ｉｉｉ）第１領域Ｉの上の下位層１に対して選択的に、第１誘電体キャップ層１を除去して、第１領域Ｉの上の下位層１を露出させ、（ｉｖ）第１領域Ｉの上の下位層１と、第２領域ＩＩの上の第１誘電体キャップ層２とを覆うようにＨｆベースの誘電体キャップ層３を形成し、（ｖ）第１領域Ｉと第２領域ＩＩの上のＨｆベースの誘電体キャップ層３を覆うように制御電極４を形成する。 （もっと読む）

【課題】基板とｈｉｇｈ−ｋ誘電体との界面の品質を最適化する技術を提供する。
【解決手段】ｈｉｇｈ−ｋゲート誘電体を形成する方法であって、半導体基板を準備する工程と、基板を洗浄する工程と、熱処理を行う工程と、ｈｉｇｈ−ｋ誘電体材料を堆積する工程とを含み、熱処理工程は非酸化雰囲気中で行われて、半導体基板とｈｉｇｈ−ｋ誘電体材料との間に薄い界面層を形成し、薄い界面層の膜厚は１０Åより小さい方法。 （もっと読む）

【課題】高誘電率ゲート誘電体を有するＭＯＳＦＥＴトランジスタの製造方法の提供。
【解決手段】デュアル仕事関数半導体デバイスの製造方法であって、第１領域と第２領域とを有する基板を提供する工程と、第１領域と第２領域とを覆うようにゲート誘電体２を形成する工程と、該ゲート誘電体２を覆うように金属ゲート層３を形成する工程であって、歪を導入することにより変調可能な（堆積したままの）第１仕事関数を有する金属ゲート層３を形成する工程と、第１領域の上の金属ゲート層３の（堆積したままの）第１仕事関数に、第１の予め決められた仕事関数シフト（ΔＷＦ１）を導入するように第１歪を選択し、第１領域の上の金属ゲート層３を覆うように第１歪導電層４を選択的に形成して、第１歪導電層が金属ゲート層に選択された第１歪を働かせる工程とを含む方法を提供する。この方法により得られるデュアル仕事関数半導体デバイスも記載される。 （もっと読む）

【課題】周囲の誘電体材料にダメージを与えない銅配線上のキャップ層を形成する方法を提供する。
【解決手段】Ｃｕ、Ｎ、およびＳｉおよび／またはＧｅを含むキャップ層６を、銅の導電構造２の上に形成する方法であって、２００℃と４００℃との間の温度範囲で、構造をＧｅＨ_４および／またはＳｉＨ_４含有雰囲気３に晒すことにより、銅の導電構造２の上に少なくとも１つのキャップ層を形成する工程と、ＮＨ_３プラズマ処理５を行って、少なくとも部分的に窒化されたキャップ層６を形成する工程と、少なくとも部分的に窒化されたキャップ層６の上に誘電体バリア層７を形成する工程とを含み、少なくとも１つのキャップ層を形成する工程の前に、２５０℃と４５０℃との間の温度範囲で、銅の導電構造のプレアニール工程が行われることを特徴とする方法。 （もっと読む）

【課題】フェルミレベルのピンニングの効果が、ポリシリコン（Ｐｏｌｙ−Ｓｉ）／金属酸化物の界面で高い閾値電圧を招かないＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）を含む半導体デバイスの製造方法を提供する。
【解決手段】半導体デバイスは、第１ＭＯＳＦＥＴトランジスタを含む。トランジスタは、基板、基板上の第１ｈｉｇｈ−ｋ誘電体層１、第１ｈｉｇｈ−ｋ誘電体層１上の第１誘電体キャップ層２、および第１誘電体キャップ層２上の、第１ドーピングレベルで第１導電型の半導体材料３からなる第１ゲート電極とを含む。第１誘電体キャップ層２は、スカンジウムを含む。 （もっと読む）

【課題】ＣＭＯＳを製造するにおいて、１つまたは２つの誘電体を有するデュアル金属ゲートを形成する場合の、本質的な製造プロセスの複雑さや費用が増加しない、製造が容易で信頼性のある、デュアル仕事関数を有する半導体デバイスの製造方法を提供する。
【解決手段】１つの金属電極から開始するデュアル仕事関数デバイスの簡単な製造方法およびそのデバイスを開示する。シングル金属シングル誘電体（ＳＭＳＤ）ＣＭＯＳ集積スキームが開示される。ゲート誘電体層１と誘電体キャップ層２および誘電体キャップ層２’’とを含む１つの誘電体スタックと、誘電体スタックを覆う１つの金属層とが、最初に形成され、金属−誘電体界面を形成する。誘電体スタックと金属層を形成した後、誘電体キャップ層２’’の、金属−誘電体界面に隣接する少なくとも一部が、仕事関数変調元素６を加えることにより選択的に変調される。 （もっと読む）