【課題】パッケージ基板の配路能力（routability）を高め、デバイスの信頼性を高めるＢＧＡパッケージを提供する。
【解決手段】ボール・グリッド・アレイ（ＢＧＡ）パッケージのフットプリントから、はんだボール（及び、それらのそれぞれのはんだボール・パッド３４、バイア３２、及びトレース又は線３０）のポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める配路技術、及びそのように変更されたＢＧＡパッケージを開示する。ポピュレーションを減らしたはんだボールから生じる隙間を、はんだボール・パッドから、半導体ダイが取付けられる基板の外面へトレース又は線を配路するための付加的なスペースとして用いる。最適なバイア直径を保持しつつ、更に縮小を続けるパッケージのはんだボールの数を増やし、これによって、デバイス信頼性が高まる。 （もっと読む）

【課題】ＣＭＯＳのＤＲＡＭの記憶コンデンサの初期電圧を大きくし、また時間が経つにつれて電荷が漏れ出す速度を小さくする方法を提供する。
【解決手段】第１電圧範囲を持つ第１入力信号８１に応答して第１出力信号を出すデコーダ回路１０を備える。出力回路１１は前記第１出力信号に応答して、第２電圧範囲を持つ第２出力信号２６を出す。第２電圧範囲は、前記第１電圧範囲の最小電圧より小さい電圧と、前記第１電圧範囲の最大電圧より大きい電圧を含む。 （もっと読む）

【課題】ＷＣＤＭＡ通信方式におけるフレーム同期化の改良を提供する。
【解決手段】同期化回路４０８が、第１及び第２の記号信号４００〜４０６と第１の既知の記号及び第２の既知の記号４１０〜４１６を受信するよう結合される。同期化回路は、第１の記号信号と第１の既知の記号との間、及び第２の記号信号と第２の既知の記号との間の近似マッチングに応じて同期化信号４１８を生成する。 （もっと読む）

【課題】出力に安全検査データを設定でき、かつ出力ピンに電圧競合の問題点を有しなく、かつ出力ピンに安定な検査データを維持できる、集積回路のメモリを提供する。
【解決手段】この集積回路は、集積回路の外部からアクセスすることが可能な端子と、前記端子に結合されかつ前記集積回路の外部の信号源により前記端子に加えられる信号を前記端子にラッチするように動作することができる回路とを有する。 （もっと読む）

【課題】基地局（１０）および無線ユニット（ＵＥ）を含む無線通信ネットワークを提供する。
【解決手段】無線ユニット（ＵＥ）は、基地局（１０）が指定するタイムスロット中にプリアンブルを送信することによって基地局（１０）との接続を要求する。開示されるプリアンブルは、セル特定のスクランブルコードと同じ長さになるように、反復されたウォルシュ・アダマール・コードシンボルである。接続を要求する無線ユニット（ＵＥ）は、利用可能な１つのタイムスロットと１つのウォルシュ・アダマール・コードシンボルを疑似ランダム的に選択し、コードシンボルから得られるビットストリームをスクランブルして基地局（１０）に送信する。基地局（１０）は受信した入力ビットストリームをデスクランブルし、シンボルをデインタリーブする。シンボルは、伝送プリアンブル判定のために相関器（１０４、１２６、１３６）に入力される。 （もっと読む）

【課題】高いドップラー周波数での信号復調誤差を少なくする。
【解決手段】通信回路が、通信回路の外部の源からの複数個の第１の制御信号（４０２，４０８）を受け取るように結合された処理回路（１１）を用いて設計される。処理回路が、複数個の予定の期間の各々の間、第２の制御信号（４３２，４３４）及び第２の電力制御信号（４２２，４３６）を発生する。第２の電力制御信号は、前記複数個の第１の制御信号の内の対応する第１の制御信号によって決定される。第２の電力制御信号が第２の制御信号に接近して発生される。直列回路が夫々の予定の期間の間、第２の制御信号及び第２の電力制御信号を受け取るように結合される。直列回路が第２の電力制御信号に接近する第２の制御信号を発生する。 （もっと読む）

【課題】回路における消費電力、複雑さ及びスペースを低減し、かつ演算処理を高めた集積回路における乗算器／積算器（ＭＡＣ）ユニット、更に同一の集積回路に前記ＭＡＣユニットを二重に設けた二重ＭＡＣユニットを提供する。
【解決手段】ＭＡＣユニット（１００）において、第１のバイナリ・オぺランドＸ（１０２）と第２のバイナリ・オぺランドＹ（１０４）との複数の部分積を発生するブース記録ロジック（１２０）と、低減した前記部分積を第３のオぺランドと算術的に組み合わせて最後の部分積を得るワラス・ツリー加算器（１３０）と、最後の和を発生する最後の加算器（１４０）と、前記最後の加算器を選択的に丸める即ち飽和させる飽和回路（１５０）とを備える。 （もっと読む）

【課題】プリント配線板などへ半導体チップのボンドパッドの接続するトレースのレイアウトと方法を得る。
【解決手段】基板１は、その上面から底面へ貫通して複数のビア１１の行と列が延伸し、底面で各ビアへ固定されたはんだボール１３を有する。複数のトレース９のペアが上面に供給され、トレースの各ペアの各トレースはそのペアの他の１つのビアへ延伸し、また複数の行と列上のビアへ延伸し、各ペアのトレースの各々は、他のトレースから１ボールピッチだけ間隔を取り、長さの一致が最大化され、平行と間隔が最大化されている。ペアのトレースの各々は、好ましくは更に断面の幾何図形的配列について最大化されている。好ましくは差分信号のペアが、少なくとも１つのトレースのペアへ印加される。このレイアウトは更に、上面と底面の間に上面と底面から絶縁された更なる面を有し、この更なる面へ複数のトレースが配置され得る。 （もっと読む）

【課題】高特性の合併したバイポーラ回路とＣＭＯＳ回路とをＣＭＯＳ処理工程だけのコストで製造する方法および回路を提供する。
【解決手段】ＢｉＣＭＯＳ集積回路を製造する方法は、バイポーラ・トランジスタのベース領域２１１とＮチヤンネルＭＯＳトランジスタのＰ形ウエル２１２とを１つの注入段階で作成する段階と、バイポーラ・トランジスタのコレクタ接触体ウエル２１３とＰチヤンネルＭＯＳトランジスタのＮ形ウエル２０８とを１つの注入段階で作成する段階とを有する。 （もっと読む）

【課題】所定面積に対して一層大きいキャパシタ容量を得る。
【解決手段】全般的に云うと、この発明は電子サイクロトロン共鳴（ＥＣＲ）の様な乾式プラズマ・エッチング方法を利用して、ＤＲＡＭ記憶セルに勾配つき側壁を作る。この方法によって作られた下側電極の丸くした角により、高級誘電体材料を実質的なひび割れなしにデポジットすることができ、更に、この高級誘電体層を作る時の一様性により、静電容量を厳密に予測し、且つ制御することができる。この発明の一実施例は、主面を持つ支持層（例えばＳｉ基板３０）と、支持層の主面に重なる下側電極と、下側電極の上面に重なる誘電率の高い材料の層（例えばＢＳＴ ４４）とを有する微小電子回路構造を作る方法である。下側電極が障壁層（例えばＴｉＮ ３６）及び非反応性の層（例えばＰｔ ４２）を有する。 （もっと読む）