説明

株式会社 沖マイクロデザインにより出願された特許

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【課題】主電源が停止したときに、この主電源から生成された表示電圧(VLCD)を確実に放電させる。
【解決手段】主電源電圧(VDD)を昇圧して表示電圧(VLCD)と中間電圧(VX2)を出力し、主電源電圧が所定のレベルよりも低いときに電源停止信号を発生し(10B)、表示電源線(2)をグランド電源線(4)に短絡する(51)。電源停止信号に応じて、短絡部(51)の制御端子(NE)を中間電源線(3)に導通させ、さらにダイオード(62)により、表示電源線(2)に導通させることで、電源停止時における短絡部(51)の電位を表示電源線(2)よりも高く保つ。これにより、表示電源線(2)の放電を確実にする。 (もっと読む)


【課題】誤書込みやアクセス遅延等の発生しない半導体記憶装置を提供する。
【解決手段】書込み制御回路30Aは、ドレイン駆動電位MCDを、制御信号 ̄PGMがHレベルのときに0.8Vとし、LレベルのときにVCC+2Vtn(6V)とし、ワード線駆動回路20,…は、選択すべきワード線の電位を制御信号 ̄PGMがHレベルのときにVCC(4V)とし、LレベルのときにVPP(10V)とし、データ書込み回路40C,…は、制御信号 ̄PGMがLレベルへ切り替わったときには、ソース駆動電位BLA,BLAを、データD1,D2が採るべき論理値に応じた電位とする。 (もっと読む)


【課題】起動時や過負荷時に内部の消費電流を制限し、起動時においてオーバシュートの発生を抑制する。
【解決手段】定電圧電源回路は、誤差増幅部50と、出力用PMOS81を有する出力部80と、PMOS81に流れる負荷電流をモニタし、負荷電流に応じて誤差増幅部50のバイアス電流を増加させる負荷電流モニタ部60と、電流制限用の抵抗62を有し、負荷電流をモニタしてこの負荷電流に応じて誤差増幅部50のゲインを低下させるゲイン調整部70とを備えている。そのため、起動時や過負荷時にゲイン調整部70をリミッタ回路として動作するようになるため、起動時や過負荷時に内部の消費電流を制限できる。しかも、起動時においては、このリミッタ動作により、起動時の応答を遅くすることとなるため、オーバシュートの発生を抑制できる。 (もっと読む)


【課題】所望の電圧出力を得るために電源間の抵抗値を選択する抵抗分割回路および方法を提供。
【解決手段】抵抗分割回路1は、複数の抵抗器11〜19を直列に接続して一連の抵抗器群を形成し、その両端に電源電圧4または6を選択する電源切替スイッチ31および33を設けていずれかの方向に電圧を印加させるように構成することにより、抵抗分割レベルを選択するために抵抗器と出力電圧との間に設けられる接続スイッチ21〜26を、いずれかの電源電圧側の抵抗器間の接続点だけに関して設けることができ、設置する接続スイッチの数を削減して回路のレイアウト面積を抑えることができる。 (もっと読む)


【課題】多層構造のUVセンサチップ41に対して、斜め上方から光が入射した場合は、遮光用メタル71−1〜71−3及び第4層メタル73の間で光が反射し、回路部60に到達し回路の特性が変化してしまうという課題がある。
【解決手段】UVセンサチップ41の遮光用メタル71−1〜71−3の外周を、上層から下層に向かってその上層の第4層メタル73及び遮光用メタル71−2〜71−33よりも内側に位置するようにしたことにより、斜め上方から入射する光が遮光メタル71−1〜71−3層間で反射して回路部60に到達することが防止される。 (もっと読む)


【目的】表示画質を劣化させることなく、大電流の流れ込みに伴うEMIを抑制させることが可能な表示パネルの駆動装置を提供することを目的とする。
【構成】入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第1ラッチ部に保持されている画素データ片の各々を、第2ラッチ部が、ロード信号に応じてQ個毎に順次、所定時間差をもって取り込んで出力する。この際、第2ラッチ部から出力された画素データ片各々に対応した表示セル駆動用の駆動電位を、上記ロード信号の供給時点から所定期間が経過した後に一斉に表示パネルの表示セル各々に印加する。 (もっと読む)


【課題】無駄な消費電力を抑制すると共に、故障検出率の低下を防ぐことが可能なフリップフロップ回路を提供する。
【解決手段】Dフリップフロップ12は、データ信号が入力されるデータ入力端子D、クロック信号が入力されるクロック入力端子CK、リセット信号RST_Nが入力されるリセット入力端子RN、クロック信号に同期してデータ入力端子Dに入力されたデータ信号をラッチして出力データ信号OUTとして出力する出力端子Q、出力端子Qから出力される出力データ信号OUTを反転した反転出力データ信号を出力する反転出力端子QNを備え、反転出力端子QNはデータ入力端子Dと接続されている。クロック信号出力部14は、XNOR回路16及びOR回路18を含み、データ信号INに変化があった場合にのみ、クロック信号CLKの立ち上がりに同期して、クロック信号CLKをDフリップフロップ12のクロック入力端子CKに出力する。 (もっと読む)


【課題】補正された可変のバイアス電圧を比較的簡単な回路構成で容易に生成する。
【解決手段】バイアス電圧生成回路50は、外部から設定される可変のnビットのレジスタ値RVを保持するレジスタ51と、そのデータ値RVを補正するためのnビットの補正値CV0〜CV7を格納する不揮発性メモリ52と、nビットのレジスタ値RVとnビットの補正値CV0〜CV7とを演算してnビットの演算結果S0〜S7を出力する演算回路60と、基準電圧VRSを2個に分圧して2レベルの分圧電圧を出力する抵抗分圧回路70と、nビットの演算結果S0〜S7に基づき、2レベルの分圧電圧DV0〜DV255から1レベルの分圧電圧DVをそれぞれ選択し、2レベルに変化するバイアス電圧BVを出力する選択回路80とを有している。 (もっと読む)


【課題】保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧でパイパス経路を導通させて、過電圧を放電することができる保護回路を提供する。
【解決手段】GND端子14を接地電位にして正極の電圧パルスを入力端子10に印加すると、PMOSトランジスタP2がVthpの電圧で順方向応答する。印加電圧は、P2のドレインからバルクを通ってノード18へと抜ける。抵抗R1が高抵抗であるため、ノード18の電圧が上昇し、ノード20の電圧よりも高くなる。この結果、PMOSトランジスタP3がVthpの電圧で順方向応答する。印加電圧は、P3のソースからドレインを通って、GND端子14へと放電される。このときの応答電圧は2Vthpであり、NMOSトランジスタN1が逆方向応答したときの応答電圧V1nよりも、低い電圧で応答することができる。 (もっと読む)


【課題】安価に安定品質の表示用駆動装置を提供する。
【解決手段】別ウェルの差動段71P,71Nと出力段72P,72Nとに対してそれぞれバイアス回路50からバイアス信号VBH,VBLを供給し、そのバイアス回路50内でそれぞれの同極性のバイアス信号VBH,VBLはバイアス回路50内で縦配線60P,60Nによって短絡し、且つ、この縦配線60P,60Nに対してシールド配線61P,61Nを併設してシールドを行っている。そのため、従来のソースアンプ内の縦配線を止めたことで、他信号との隣接がなくなりカップリング容量を削除できる。しかも、従来の縦配線に代えて、横配線のバイアス信号配線62P−1,62P−2,62N−1,62N−2を増設したので、対VDD、対VSSとの容量が増加し、バイアス信号VBH,VBLがより安定化し、ソースアンプ70の出力遅延時間が従来よりも速くなる。 (もっと読む)


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