少なくとも１つのナノ構造を備えた電界効果トランジスタ（ＦＥＴ）半導体デバイスであって、少なくとも、２つの主面を有する、均一にドープされたビーム形状のナノ構造と、ナノ構造の各主面に設けられたゲート電極と、ダブルゲートナノ構造ピンチオフＦＥＴを形成するための、ナノ構造の各主面とゲート電極との間の絶縁層とを備えたデバイス。ＦＥＴのピンチオフ電圧及び電流を独立して調整できることが、かかるＦＥＴの利点である。
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【課題】 巨大な音エネルギーだけでは気泡発生が効率的でない。
【解決手段】 この発明は過渡的なキャビテーションを生成するための方法に関し、液体中にさまざまな気泡サイズを持っている気泡を生成するステップと、音場を生成するステップと、および液体を音場にさらすステップとを備え、気泡サイズの範囲、および/または、音場の特性が互いにそれらを調整するように選択され、それにより、選択された範囲の気泡サイズにおいて過渡的なキャビテーションを制御することを特徴とする。この発明はこの方法を実行するのに適した装置にも関する。 （もっと読む）

【課題】マイクロエレクトロニクスデバイス本体と封止層との静電容量結合が少なく、かつ短絡によるデバイスの故障がないマイクロエレクトロニクスデバイスの製造方法を提供する。
【解決手段】マイクロエレクトロニクスデバイスに含まれる封止されたキャビティ１５を作製する方法であって、少なくともキャビティが形成される位置に犠牲層を形成する工程と、犠牲層の上に膜層１２を堆積させる工程と、膜層１２を少なくとも２つの分離された膜層ブロック１２１，１２２にパターニングする工程と、膜層１２に設けた孔１４を通して犠牲層を除去する工程と、膜層を酸化シリコン１６，アルミニウム層１７，ボンドパッド層１９で封止することによりキャビティ１５を封止する工程とを含み、膜層をパターニングする工程は、犠牲層の除去後に行われる。 （もっと読む）

本発明は、新規モノマーおよびポリマーならびにそのようなポリマーと電子受容体を含むブレンドに関する。本発明は、（ａ）下記式：


〔式中、Ｌ’は、Ｌ−Ｃ（Ｏ）Ｏ−Ｊ、Ｌ−Ｃ（Ｏ）ＮＲ’−Ｊ、Ｌ−ＯＣＯ−Ｊ’、Ｌ−ＮＲ’ＣＯ−Ｊ’、Ｌ−ＳＣＯ−Ｊ’、Ｌ−Ｏ−Ｊ、Ｌ−Ｓ−Ｊ、Ｌ−Ｓｅ−Ｊ、Ｌ−ＮＲ’−ＪおよびＬ−ＣＮ（式中、Ｌは、１〜１０個の炭素原子を有する直鎖または分枝アルキレン基であり、Ｊは、水素原子または１〜４個の炭素原子を有する直鎖若しくは分枝アルキル基であり、Ｊ’は、フェニル構造を含む若しくはフェニル構造を含まない炭素数１〜１０の飽和若しくは不飽和の、直鎖若しくは分枝の基であり、Ｒ’は、水素原子または１〜４個の炭素原子を有する直鎖または分枝アルキル基である〕
で示されるモノマー単位を含むポリマー、および、（ｂ）フラーレン誘導体のような電子受容体を含む光起電装置において使用するためのブレンドに関する。
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【課題】ＭＥＭＳ、ＮＥＭＳなどの半導体素子を封入する方法、および空隙を形成する方法、および関連した素子を提供する。
【解決手段】半導体素子を製造する方法は、非平坦な立体形状を有し、実質的な地形変動を含む主面を備えた基板を用意することと、上面および下面を有する第１キャップ層を主面の上に形成することとを含む。第１キャップ層の形成の際、第１キャップ層に局所欠陥が導入され、局所欠陥は、実質的な地形変動に対応した場所に位置決めされており、局所欠陥は、所定の流体が通過できるのに適している。 （もっと読む）

イメージングシステム用の集積回路が、光学センサアレイ（４０）と、ある波長帯域を１つ又はそれ以上のセンサに向けて通過させるようにそれぞれ構成された光学フィルタアレイ（１０）とを有する。光学フィルタアレイは、センサアレイと一体化されている。集積回路は、センサアレイから画素値を読み出して画像を表現する読み出し回路（３０）を有する。光学フィルタの異なるものが異なる厚さを有するように構成され、干渉を用いて異なる波長帯域を通過させて、波長スペクトルの検出を可能にしている。読み出し回路は、１つの光学フィルタ下にある複数の画素が並列で読み出し可能である。厚さは、アレイ全体で非単調的に変化してもよい。読み出しまたは後の画像処理は、厚さ誤差を補償するために、スペクトルのサンプリングまたはシフト(shift)を実行する波長間の選択または補間(interpolation)を含んでもよい。
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恒温槽に設けられ、予め規定した温度（Ｔｓｅｔ）で、集積電気部品の温度（Ｔｃｏｍｐ）を安定化する方法及びシステム（１）。集積電気部品の温度は、温度感知手段によって感知され、この温度感知手段は、第１及び第２の感知素子（６１，６２）と感知回路（７２）とを備え、第１及び第２の感知素子は、集積電気部品と良好な熱接触にて配置され、第１及び第２の温度依存特性（６３、６４）を有し、第２の温度依存は、第１及び第２の特性（６３，６４）が予め規定した温度（Ｔｓｅｔ）にて交わるように第１の温度依存とは異なる。感知回路は、第１及び第２の感知素子（６１，６２）を感知するため、及び第１及び第２の温度依存特性（６３，６４）を示す第１及び第２の測定信号（８３，８４）を制御回路（７１）に供給するために適合され、これはそこからの加熱手段用の制御信号を決定する。
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【課題】ＧａＮ素子およびＣＭＯＳ素子の両方を備えた集積回路を製造するための改善した方法を提供する。
【解決手段】集積半導体基板構造１００は、基板１１と、ＧａＮヘテロ構造２０と、半導体基板層３０とを備える。ＧａＮヘテロ構造２０は、第１素子エリアに存在し、少なくとも部分的に保護層８で覆われている。半導体基板層３０は、ＣＭＯＳ素子の区画のための第２素子エリアに存在する。ＧａＮヘテロ構造２０および半導体基板層３０の少なくとも１つが、基板１１の少なくとも１つの溝内をエピタキシャル成長して形成され、ＧａＮヘテロ構造２０および半導体基板層３０は横方向に並置される。 （もっと読む）

【課題】閾値下の振れが改良され、供給電圧が更に低減されたトンネル電界効果トランジスタを提供する。
【解決手段】高ドープドレイン領域３、低ドープチャネル領域２、高ドープソース領域１及び、高ドープソース領域１と接触する低ドープチャネル領域２の少なくとも一部を覆うゲート誘電体１０およびゲート電極９を有し、ソース−チャネル界面１２におけるゲート誘電体１０の膜厚は、ソース−チャネル界面１２から所定の距離離れたチャネル２上のゲート誘電体１０の膜厚より小さい。 （もっと読む）

【課題】多重パターニングリソグラフプロセスについての定性的及び／又は定量的な評価を得る。
【解決手段】第１設計および少なくとも第２設計から成る目標設計に従って多重パターニングリソグラフプロセスを用いて得られるリソグラフパターンを評価する方法であって、目標設計とリソグラフパターンとを整列させることと、リソグラフパターンと整列した目標設計における第１設計および第２設計のオーバーラップ領域に基づいて、リソグラフパターン内の縫合領域を識別することと、リソグラフパターン内の識別した縫合領域に関して、所定の基準を満足しているか否かを決定することとを含む。 （もっと読む）