スリークォータブリッジ電力コンバータ（１００、３００、４００、５００、６００、８００、９００）が、スイッチノード（１０６、３０６、４０６、５０６、６０６、８０６、９０６）を一層高い電圧に選択的に結合するように構成される第１のスイッチ、スイッチノードを一層低い電圧に選択的に結合するように構成される第２のスイッチ、第１のスイッチ及び第２のスイッチがスイッチノードを一層高い電圧及び一層低い電圧に結合していないときに、第３の電圧をスイッチノードに選択的に供給させるように構成される第３のスイッチを含む。第３のスイッチはスイッチノードをキャパシタ等のエネルギーストレージ又はエネルギー源に選択的に結合するように構成されてもよく、エネルギーストレージ又はエネルギー源がスイッチノードに結合されている際に、エネルギーストレージ又はエネルギー源（５１２、６１２）を接地に選択的に結合するように構成されてもよい。

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ゲート電極が共通ストレージノードに接続される複数の全ＮＭＯＳ−４トランジスタＮＶＭセルを含むＮＶＭセルアレイプログラム方法。第１ＮＭＯＳプログラム、第２ＮＭＯＳ読出、第３ＮＭＯＳ消去、第４ＮＭＯＳ制御トランジスタのドレイン、バルク領域、ソース、ゲート電極が正基準電圧にし、プログラム用に選択されるセル毎に、読出トランジスタのソース、ドレイン、バルク領域電極に禁止電圧を印加し、プログラムトランジスタのソース、ドレイン電極を正基準電圧に、バルク領域電極を正基準電圧又は禁止電圧に維持する。選択されないセル毎に、読出及びプログラムトランジスタのソース、ドレイン、バルク領域電極を禁止電圧にし、プログラムするセルに、プログラム時間中、制御トランジスタのソース、ドレイン、バルク領域電極を正基準電圧から所定の負制御電圧に、消去トランジスタのソース、ドレイン、バルク領域電極を正電源電圧から所定の負消去電圧に傾斜減少させる。プログラムするセル毎に、この時間の終わりに、制御トランジスタのソース、ドレイン、バルク領域電極を所定の負制御電圧から電源電圧に、消去トランジスタのソース、ドレイン、バルク領域電極を所定の負消去電圧から正基準電圧に傾斜増加させる。ＮＶＭセル毎に、プログラム、消去、制御トランジスタのソース、ドレイン、バルク領域電極を正基準電圧に戻し、読出トランジスタのソース、ドレイン、バルク領域電極を禁止電圧にする。

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複数のＮＶＭセルを含むＮＶＭセルアレイをプログラムする方法。各ＮＶＭセルは、共通接続されるソース、ドレイン、及びバルク領域電極と記憶ノードに接続されるゲート電極とを有するＮＭＯＳ制御トランジスタ、共通接続されるソース、ドレイン、及びバルク領域電極と記憶ノードに接続されるゲート電極とを有するＰＭＯＳ消去トランジスタ、ソース、ドレイン、及びバルク領域電極と記憶ノードに接続されるゲート電極とを有し、バルク領域電極が共通バルクノードに接続される、ＮＭＯＳデータトランジスタ、ＮＭＯＳデータトランジスタのドレイン電極に接続されるソース電極と第１のアレイビット線に接続されるドレイン電極と共通バルクノードに接続されるバルク領域電極と第１のアレイワード線に接続されるゲート電極とを有する第１のＮＭＯＳパスゲートトランジスタ、及びＮＭＯＳデータトランジスタのソース電極に接続されるドレイン電極と第２のアレイビット線に接続されるソース電極と共通バルクノードに接続されるバルク領域電極と第２のアレイワード線に接続されるゲート電極とを有する第２のＮＭＯＳパスゲートトランジスタを含む。この方法は、各ＮＶＭセルに対し、ＮＶＭセルのＮＭＯＳ制御トランジスタ、ＰＭＯＳ消去トランジスタ、及びＮＭＯＳデータトランジスタのソース、ドレイン、バルク領域及びゲート電極を０Ｖに設定すること、プログラム用に選択される各セルに対し、第１のアレイワード線を正禁止電圧に且つ対応する第２のビット線を０Ｖに設定すること又は第２のアレイワード線を正禁止電圧に且つ対応する第２のビット線を０Ｖに設定すること又はその両方とする一方、共通バルクノードを０Ｖに設定すること、プログラム用に選択されない各セルに対し、第１及び第２のアレイワード線を０Ｖに設定する一方、第１の又は第２のアレイビット線のいずれか（又は両方）を正禁止電圧又は０Ｖに設定する一方で、共通バルクノードを０Ｖに設定すること、プログラム時間の間制御電圧を０Ｖから最大正制御電圧まで及び消去電圧を０Ｖから最大正制御電圧まで傾斜増加させること、制御電圧を最大正制御電圧から０Ｖまで及び消去電圧を最大正消去電圧から０Ｖまで傾斜減少させること、及び正禁止電圧に設定された全ての電極を０Ｖに戻すことを含む。

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エンハンスメント・モードＧａＮ ＭＯＳＦＥＴ（１００）が、ＡｌＧａＮ（又はＩｎＡｌＧａＮ）障壁層（１１８）上のＳｉＯ_２／Ｓｉ_３Ｎ_４ゲート絶縁層（１２４）を用いて形成される。ＳｉＯ_２／Ｓｉ_３Ｎ_４ゲート絶縁層（１２４）のＳｉ_３Ｎ_４部分（１２０）は、ゲート絶縁層（１２４）と障壁層（１１８）との間の接合での界面準位の形成を低減させ、ＳｉＯ_２／Ｓｉ_３Ｎ_４ゲート絶縁層（１２４）のＳｉＯ_２部分（１２２）は、漏れ電流を著しく低減させる。

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【解決手段】 方法は、緩和された層（１０６、５０６）を半導体装置（１００、５００）内に形成すること（６０４）を含む。本方法はまた、緩和された層上に引張り層（１０８、５１０）を形成すること（６０６）を含み、引張り層は、引張り応力を有する。本方法はさらに、緩和された層上に圧縮層（１１０、５０８）を形成することを含み、圧縮層は、圧縮応力を有する。圧縮層は、緩和された層、引張り層および圧縮層の自発的な分極とおおよそ等しいかそれよりも大きい圧電性の分極を有する。圧縮層の圧電性の分極は、圧縮層の自発的な分極と反対方向であり得る。緩和された層は、窒化ガリウムを含み、引張り層は、窒化アルミニウムガリウムを含み、圧縮層は、窒化アルミニウムインジウムガリウムを含み得る。 （もっと読む）

基板（１０２）の上に、基板に対する圧縮応力を有する応力補償スタック（１０４）を形成すること（４０２）を含む方法。この方法は、基板の上に、基板に対する引っ張り応力を有する１つ又は複数のＩＩＩ族窒化物アイランド（１０６）を形成すること（４０６）も含む。この方法は更に、応力補償スタックからの圧縮応力を用いて、１つ又は複数のＩＩＩ族窒化物アイランドからの引っ張り応力を少なくとも部分的に相殺すること（４０８）を含む。応力補償スタックを形成することは、基板の上に１つ又は複数の酸化物層（２０２，２０６）と１つ又は複数の窒化物層（２０４）を形成することを含む。１つ又は複数の酸化物層は圧縮応力を有し得、１つ又は複数の窒化物層は引っ張り応力を有し得、酸化物層と窒化物層とが共同で圧縮応力を有し得る。酸化物層及び窒化物層の厚みは、所望の量の応力補償を提供するように選択され得る。

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基板（１２０）、基板の上のＩＩＩ族窒化物層（１０２、１０４，４０６）、及び、ＩＩＩ族窒化物層の上の電気的コンタクト（１０８ａ、１０８ｂ）を含む装置。電気的コンタクトは、導電性材料の複数層（１１０〜１１６）を有するスタックを含み、スタック内の前記層の少なくとも１つがゲルマニウムを含む。スタック内の層は、アルミニウム銅を含むコンタクト層（１１６）を含み得る。スタックは、チタン又はチタン合金層、アルミニウム又はアルミニウム合金層、及び、ゲルマニウム又はゲルマニウム合金層、を含み得る。スタック内の少なくとも１つの層は、約１％から約５％の間のゲルマニウム含有量を有するアルミニウム又はチタン合金を含み得る。

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ダイをダイ取り付けパッドにダウンボンディングするボンディングワイヤの信頼性を高める種々の半導体パッケージ配置及びパッケージング方法を説明する。１つの態様でリードフレームの上面の選択部分がワイヤボンディングを促進するためめっきされ、めっきはダイ支持面の全てではないが一部を覆う。幾つかの好ましい実施例で、ダイ取り付けパッド上のめっきはダイ支持面の非めっき中央領域を囲む周辺リングとして配され、他の実施例で、ダイ支持面の全ては覆わないバー又は他のジオメトリックパターンを採り得る。ダイ支持面の非めっき部分は粗化されダイのダイ取り付けパッドへの接着を改善しダイ取り付けパッド剥離の可能性、それに関するダウンボンディングワイヤへのリスクを低減する。例示のリードフレームは種々のパッケージに用い得、最も一般的には、ダイがダイ取り付けパッドのダイ支持面に取り付けられ、適切にボンディングワイヤによってリードフレームリードに電気的に接続される。ダイのボンドパッドの少なくとも１つがダイ取り付けパッドにダウンボンディングされた後、ダイとボンディングワイヤとリードフレームの少なくとも一部とが典型的にプラスチック封止材料で封止される一方、ダイ取り付けパッドの外部デバイスへの電気的結合を促進するためダイ取り付けパッドのコンタクト面は露出したままとする。

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基板と、リードフレームと、基板とリードフレームとの間に配置される１つ又はそれ以上の集積回路とを含む集積回路パッケージを説明する。基板の片側又は両側に複数の電気的構成要素を取り付けることができる。集積回路の能動面は、基板に電気的及び物理的に接続される。集積回路の背面は、リードフレームのダイ取り付けパッド上に搭載される。リードフレームは複数のリードを含み、複数のリードは、基板に物理的に取り付けられ電気的に結合される。基板とリードフレームと集積回路の一部分を成形材料が封止する。またこのようなパッケージの形成方法も説明する。

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