【課題】データ消去の単位となるブロックの集合である複数のコアを有し、任意のコアでのデータ書込み又は消去動作と、他の任意のコアでのデータ読出し動作との同時実行を可能とした不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装は、メモリセルアレイ４０１ａのデータ書き込み・消去の確認読み出し動作で選択されるデータ線ＤＬａと参照信号線ＲＥＦａの電流を比較するデータ比較回路４０３ａと、メモリセルアレイ４０１ｂの通常のデータ読み出し動作で選択されるデータ線ＤＬｂと参照信号線ＲＥＦｂの電流を比較するデータ比較回路４０３ｂと、参照信号線ＲＥＦａ、ＲＥＦｂにそれぞれ定電流を流すダミーカラムゲート４０４ａ、４０４ｂと、ダミーカラムゲート４０４ａ、４０４ｂを並列に駆動する一つの電流源４０６とを有する。 （もっと読む）

【課題】加工変換差のばらつきを抑えたフォトマスクのレイアウトデータを短時間で作成することができるレイアウトデータ作成方法を得ること。
【解決手段】半導体装置に形成するパターンの設計レイアウトデータを作成する設計レイアウトデータ作成方法において、設計レイアウトデータに対応するパターンをウェハ上に形成した場合にウェハ上に形成されるパターンがウェハ面内で所定範囲内のパターン被覆率となり、かつ設計レイアウトデータに対応するパターンをウェハ上に形成した場合にウェハ上に形成されるパターンの合計周囲長がウェハ面内で所定範囲内のパターン周囲長となるよう、半導体装置の製品パターン以外のダミーパターン領域Ｄ２にダミーパターンｄｙを配置して設計レイアウトデータを作成する。 （もっと読む）

【課題】拡張ブロックを含むバンクと拡張ブロックを含まないバンクのデータ線に生じる容量を等価にでき、さらにデッドスペースが発生するのを解消できる半導体記憶装置を提供する。
【解決手段】メモリセルが配列されたレギュラーブロック１１Ａと、レギュラーブロック１１Ａ内のメモリセルが不良のときに、置き換えて使用されるメモリセルが配列されたリダンダンシーブロック１１Ｂと、レギュラーブロック１１Ａが持つ記憶容量より小さい記憶容量を持つ拡張ブロック１１Ｃとを含む第１バンク１１と、レギュラーブロック１１Ａと、リダンダンシーブロック１１Ｂとを含む第２バンク１２とを備える。第１バンク１１が有するリダンダンシーブロック１１Ｂが持つ記憶容量は、第２バンク１２が有するリダンダンシーブロック１１Ｂが持つ記憶容量より小さい。 （もっと読む）

【課題】 チップサイズの増大を抑制しつつ、任意のプロテクト領域を設定することが可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、独立してデータ消去可能な最小単位であるブロックを複数有する不揮発性メモリと、前記不揮発性メモリのバッファとして機能する揮発性メモリと、各々の前記ブロックに対して実行可能な動作を制限するプロテクト情報を保持することが可能なプロテクト用ＳＲＡＭと、外部から入力されたブロックアドレスに対応する前記プロテクト情報を、前記プロテクト用ＳＲＡＭから読み出して設定することが可能なレジスタと、前記レジスタに設定された前記プロテクト情報に基づき、前記ブロック対して要求された動作を制限するか否かを決定する制御部と、を具備する。 （もっと読む）

【課題】本発明は、クロック同期バーストリード動作が可能な半導体メモリ装置において、クロック周波数を高速化できるようにする。
【解決手段】たとえば、クロック同期バーストリード動作において、１バンクで構成されたバッファメモリ２１ａがリード動作の対象となり、かつ、スタートアドレスＳＴＡＤＤが最終カラムアドレスの場合、バーストリード制御回路４１は、リードレイテンシサイクル（４クロック目）に到達するよりも前のサイクル（１クロック目）で、ＳＲＡＭアドレスＭＥＭＡＤＤのカウントアップを開始し、１ワード目のリードデータ（Ｄ３）をデータラッチ（Ａ）２８１にラッチさせる。また、ロウアドレスを切り換えて、２ワード目のリードデータ（Ｄ４）の読み出しを開始させる。 （もっと読む）

【課題】動作信頼性を向上させるメモリシステムを提供すること。
【解決手段】データを保持可能な不揮発性のメモリセルを備えた半導体メモリ３と、バックアップ電源２と第１外部電源（電源Ｃ）とが供給されるバックアップ制御回路６とを具備し、前記バックアップ制御回路６は、前記半導体メモリ３が前記メモリセルへのデータの書き込み中に前記第１外部電源が遮断された際に前記バックアップ電源２から与えられる電圧を前記半導体メモリ３に供給し、前記書き込みが終了した後前記バックアップ電源２から与えられる前記電圧の供給を停止する。 （もっと読む）

【課題】リードフレームを有し、複数の半導体素子を積層してなる半導体装置において、その積層密度を向上させるとともに、積層密度の向上に伴って相異なる特性及び機能を有する半導体素子の積層数を増大させ、機能性を向上させた半導体装置を提供する。
【解決手段】リードフレームの一方の面上に設けられたインターポーザーの、上面に形成された矩形状の開口部内に矩形状の第１の半導体素子を設け、前記リードフレームの他方の面側において矩形状の第２の半導体素子を設ける。 （もっと読む）

【課題】メモリセルの性能劣化要因の影響を抑制した信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ワード線ＷＬとビット線ＢＬとの各交差部に配置され、一端がワード線に他端がビット線に接続された複数のメモリセルＭＣを有するメモリセルアレイ１と、メモリセルＭＣに対するデータの読み出し／書き込みを行う読み出し／書き込み回路２と、メモリセルＭＣから読み出された所定長のデータと、メモリセルＭＣに書き込むべき所定長のデータとを比較及び判定し、その判定結果を表すフラグを作成する演算回路３とを備える。読み出し／書き込み回路２は、データ書き込み時には、メモリセルに書き込むべき所定長のデータの各ビットをフラグに応じて反転させ、所定長のデータ及びフラグのうち書き換えられるデータのみをメモリセルに書き込み、データ読み出し時には、所定長のデータと共に対応するフラグを読み出してフラグに応じて所定長のデータの各ビットを反転させて出力する。 （もっと読む）

【課題】複数の半導体チップを積層してなるマルチチップパッケージ(ＭＣＰ)において、上下に位置する半導体チップの入出力パッドを、パッケージの厚さを増大させることなく電気的に接続する。
【解決手段】主面上に形成された第１の入出力パッドを有する第１の半導体チップと、裏面上に形成された第２の入出力パッドを有し、前記第１の半導体チップ上に積層された第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップとの間に介在し、前記第１の半導体チップの前記第１の入出力パッドと前記第２の半導体チップの前記第２の入出力パッドとを、前記第１の半導体チップ及び前記第２の半導体チップの積層方向において電気的に接続するための端子及び配線パターンの少なくとも一方を有するパッド間接続シートとを具えるようにして半導体マルチチップパッケージを構成する。 （もっと読む）

【課題】高速かつ高信頼性のデータ消去、書き込み又は読み出しを可能とした不揮発性記憶装置を提供する。
【解決手段】互いに交差する第１の配線ＷＬ及び第２の配線ＢＬ、並びにこれら第１及び第２の配線の各交差部に配置され電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなるメモリセルＭＣを有するメモリセルアレイ１１と、アドレス信号をデコードして第１及び第２の配線を選択する配線選択回路１２，１３，１４と、配線選択回路１２〜１４で選択された第１及び第２の配線間に接続されたメモリセルＭＣに対するデータの消去、書き込み及び読み出しの少なくとも１つの制御を実行する制御回路１５とを有する。制御回路１５は、複数のパラメータの中から選択された１つのパラメータに基づく制御を実行し、配線選択回路１２〜１４は、アドレス信号の第１アドレス部分でパラメータを特定した後、アドレス信号の第２アドレス部分で第１及び第２の配線を選択する。 （もっと読む）