【課題】電子機器の通常動作を妨げることなく、ＣＰＵの経時劣化を保障し、電子機器の性能を維持することができるようにする。
【解決手段】保守装置１は、ＣＰＵ１１に内蔵されるセンサ回路１２からＣＰＵ１１の劣化に応じて変化する劣化情報をＣＰＵ１１の通常動作時に取得する劣化情報取得部２と、劣化情報に基づいてＣＰＵ１１の劣化の進行度を示す劣化レベルを判定する劣化レベル判定部３と、劣化レベルの増大に伴いＣＰＵ１１に印加される電源電圧を増加させるように電源１３を制御する電源制御部４とを備える。 （もっと読む）

【課題】試験の信頼性を低下させることなく、試験時間を短縮する。
【解決手段】試験リスト保持部１２は、被試験対象物に実施すべき複数の試験項目とその順番を規定した試験リストを保持する。対応テーブル保持部１３は、各試験項目の結果値をランク分けし、各ランクと、省略または追加する試験項目とを対応付けたテーブルを保持する。試験結果値取得部２２は、試験リストにしたがい実施された試験項目の試験結果値を取得する。ランク判定部２３は、対応テーブル保持部１３を参照して、試験結果値取得部２２により取得された試験結果値をランク分けする。試験リスト管理部２４は、ランク判定部２３により決定されたランクに応じて試験リストの内容を適応的に変更する。 （もっと読む）

【課題】複数のコアチップが積層された半導体装置において、各コアチップにそれぞれ任意のイネーブル信号を供給するために必要な貫通電極の数を削減する。
【解決手段】インターフェースチップＩＦと複数のコアチップＣＣ０〜ＣＣ７が積層されており、複数のコアチップＣＣ０〜ＣＣ７は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦに共通接続されており、インターフェースチップＩＦは、貫通電極ＴＳＶ１を介して複数のコアチップＣＣ０〜ＣＣ７にイネーブル信号ＴＬＳＥをシリアルに供給し、複数のコアチップＣＣ０〜ＣＣ７は、イネーブル信号ＴＬＳＥを構成する複数ビットのうち当該コアチップに割り当てられたチップ識別情報に対応するビットの論理レベルに基づいて活性化される。本発明によれば、イネーブル信号を供給するために必要な貫通電極の数を削減することが可能となる。 （もっと読む）

【課題】集積回路の動作を検証するために、波形測定装置のような高価で扱いが難しい測定装置を用いて端子の波形を測定していたので、測定装置の操作に不慣れな検証者には扱い難かった。本発明は、単体で簡単に動作検証ができる集積回路を提供することを目的にする。
【解決手段】マッピング制御回路を用いて既存の内蔵メモリの一部をテストデータ格納領域として確保し、サンプリング制御回路でサンプリングしたテストデータをテストデータ格納領域に格納する。また、テスト終了後にこの領域を開放するようにする。集積回路単体で動作検証でき、またテスト専用メモリが不要なので、チップサイズが増加しない。 （もっと読む）

【課題】ＣＰＵの論理検証に用いる検証シナリオ、及び期待値の生成負荷を抑える。
【解決手段】ＲＴＬ記述されたＣＰＵの論理検証のためのテストプログラムを生成する論理検証シナリオ生成装置であって、テストライブラリと、期待値フォーマット記憶部と、検証命令アドレス、前命令空間、後命令空間、データ空間、分岐命令空間、スタック空間とを有するメモリモジュールであって、テストライブラリから順次選択した検証命令と前後命令組合せとに基づいて、検証命令アドレスに検証命令を、前命令空間に前命令を、後命令空間に後命令を記憶し、前命令が分岐命令である場合に前命令の分岐先アドレスに検証命令アドレスを記憶したメモリモジュールをテストプログラムとして生成するテストプログラム生成部と、テストプログラムの各命令について期待値フォーマットを取得し、当該命令をデコードしたデコード情報に基づいて期待値を生成する期待値生成部と、を有する。 （もっと読む）

【課題】故障検出の対象とされる回路のアナログ量を変化させて故障検出を行うことにより、故障検出精度を向上させる。
【解決手段】チューニング回路（１０４Ａ）によって、所定の条件下で上記被故障検出回路（１０４Ｂ）のアナログ量を変更し、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路（１０３）によって判別して上記被故障検出回路の故障を検出する。これにより、故障検出回路（１０３）の出力を半導体装置の外部でモニタすることなく、上記被故障検出回路の故障を検出することができる。しかも、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の実際の状態変化を故障検出回路によって判別するようにしているため、故障検出の精度の向上を図ることができる。 （もっと読む）

【課題】ＬＳＩ等の半導体装置内部の信号の遷移を容易に確認することが可能な解析システム及び半導体装置を提供すること。
【解決手段】半導体装置の内部において、解析対象となる内部信号が入力され、内部信号の遷移を検出すると所定のコードに変換して出力するとともに、内部信号の遷移を報知する報知信号を出力する符号化回路と、半導体装置の内部において、符号化回路から出力されるコードを格納する内部メモリと、半導体装置の外部において、符号化回路から出力される報知信号が入力され、内部信号の遷移タイミングを計時する計時回路と、半導体装置の外部において、計時回路で計時された時間情報を格納する外部メモリと、を備える。 （もっと読む）

【課題】特別な検査装置を要することなく、基板への実装状態の適否を容易且つ迅速に検査可能な電子部品の提供。
【解決手段】デバイス１に内蔵されたＣＰＵ１４は、Ｉ／Ｆ１７が外部端末３から検査開始コマンドを受信したことを契機として検査処理を開始し、冗長端子１１である検査用端子１３をプルアップ抵抗付きの入力に切り替え、検査用端子１３に所定電圧を印加し、検査用端子１３の入力電圧を検出し、検出した入力電圧を検査結果として外部端末３へ送信する。 （もっと読む）

【課題】自己診断により入力回路部分の故障を検出することが可能なＰＬＣを提供する。
【解決手段】制御処理回路４０は、診断信号生成部４３で生成した診断信号ＩＴ１〜ＩＴを診断信号出力部４４から出力し、ＡＮＤ回路３０、信号入力部４１を介して、故障判定部４２へ取り込み、診断信号ＩＴ１〜ＩＴ４と信号入力部４１から入力した入力信号ＤＩ１〜ＤＩ４とを、故障判定部４２で比較し、一致しなかったとき、信号入力部４１に故障ありと判定する。次に、制御処理回路４０は、診断信号出力部４４から出力した診断信号ＥＴ１，ＥＴ２を絶縁入力回路１０のフォトカプラ１２へ入力して、絶縁入力回路１０のフォトカプラ１１を動作させ、その出力信号ｄ１〜ｄ４を、信号入力部４１を介して取得し、その入力信号ＤＩ１〜ＤＩ４を故障判定部４２で期待値と比較し、一致しなかったとき、絶縁入力回路１０に故障ありと判定する。 （もっと読む）

【課題】外部から直接にアクセスできない複数のチップのいずれが不良であるかを判定するＢＩＳＴ機能を有するシステムインパッケージ。
【解決手段】本発明のシステムインパッケージは、予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源部１１が設けられ、端子が外部端子に直接接続されない、他の複数のチップである、フラッシュメモリ２及びメモリコントローラ３と、内部配線である共通Ｉ／Ｏ線にて接続されたＤＲＡＭ１を有しており、第２特殊ＭＲＳコマンドがコマンドレジスタに書き込まれ、ＢＩＳＴ機能がイネーブルとなったテストモードの際、ＤＲＡＭ１における隠し欠陥アドレスがイネーブルとなり、共通Ｉ／Ｏ線に検査データを出力する。 （もっと読む）

【課題】回路規模を増大することなくトランジスタの劣化具合を正確に評価することができる電圧出力回路、劣化検出システム及び劣化検出方法を提供すること
【解決手段】本発明にかかる劣化検出回路１０は、電源（ＶＤＤ）１００と電源（ＶＤＤ）１００よりも電位が低い電源（ＧＮＤ）１１０との間に設けられたＭＯＳトランジスタ３０と、電源（ＶＤＤ）１００と電源（ＧＮＤ）１１０との間においてＭＯＳトランジスタ３０と直列に接続され、ＭＯＳトランジスタ３０の劣化進行度よりも遅い劣化進行度を有する抵抗部２０と、ＭＯＳトランジスタ３０と抵抗部２０との接点における電圧を、ＭＯＳトランジスタ３０の劣化度を測定するために出力する劣化度測定用出力端子４０と、を備えるものである。 （もっと読む）

【課題】動作不可能な状態になることなく確実に自己診断を実施し、信頼性を担保することができるＩＣチップ及び自己診断方法等を提供する。
【解決手段】ＣＰＵ９は、実行にかかるクロックが、外部から供給されるクロックであるか、又は内部で発信されるクロックであるかを判断し、前記外部から供給されるクロックであると判断した場合には、ＣＰＵ９は、ＡＴＲ信号が出力された後に、外部からコマンドが入力されるまでＩＣチップ４を省電力状態に移行する。 （もっと読む）

【課題】出力部と同じ入出力端子に接続された入力部の故障を、出力部とは独立して検出可能な半導体集積回路を提供する。
【解決手段】入力部１１と入出力端子Ｐ１との間にスイッチＳＷ１を設け、入力部１１と出力部１２との間にスイッチＳＷ２を設け、入力部１１の検査時に、スイッチＳＷ１は入力部１１と入出力端子Ｐ１とを電気的に切り離し、スイッチＳＷ２は入力部１１と出力部１２とを電気的に切り離し、入力値生成部１３は、入力値を入力部１１に入力し、故障判定部１４は、入力値と、入力部１１からの出力値とを比較し、入力部１１の故障の有無を判定する。 （もっと読む）

【課題】ＢＧＡを用いた電子部品の接続箇所の検査を効率良く実施できるようにする。
【解決手段】電子部品１は、複数の接続端子を配列したＢＧＡを用いて実装したＣＰＵ２を有する。ＣＰＵ２の接続端子の検査は、全ての接続端子を複数のグループに分けて検査する。端子選択部２３は、各グループから検査対象となる接続端子をターゲット端子として１つずつ選択する。モニタ部２５で、各ターゲット端子と他の接続端子との短絡を各グループにおいて同時に検査する。各グループ内の全ての接続端子をターゲット端子に選択して検査を行ったら、処理を終了する。 （もっと読む）

【課題】動作異常を事前に予測し、故障箇所により異常動作時の動作を変更可能とする半導体装置と方法の提供。
【解決手段】第１のＣＰＵ１０１と、前記第１のＣＰＵと同一又は同等の構成を有する第２のＣＰＵ１０２と、前記第１のＣＰＵの出力と前記第２のＣＰＵの出力を比較する比較器１０３と、を備え、前記第２のＣＰＵは、前記第１のＣＰＵよりも動作マージンが低くなるように作りこまれており、前記第１のＣＰＵと前記第２のＣＰＵへ同一の信号を入力し、第１のＣＰＵ１０１と第２のＣＰＵ１０２の出力の比較結果の不一致を検出することで、異常の予測が行われる。比較器での比較結果がエラーを示すとき、装置をリセットするリセット制御回路１０４を備えている。 （もっと読む）

【課題】 本発明の課題は、プログラムされたユーザー論理を用いたＬＳＩのプロトタイピングにおいて、評価精度を向上させることを目的とする。
【解決手段】 上記課題は、２つのデバイスで構成されるプロトタイピング環境を実装するＬＳＩ評価ボード装置は、有効なバストランザクションの検出に応じて、前記２つのデバイスの動作に係る回路構成のクロック停止を指示する第一指示回路と、前記クロック停止の指示に応じて、前記デバイス間を接続する外部バスに係る回路構成を除く前記２つのデバイスの動作に係る回路構成のクロックの停止を制御するクロック制御回路とを有するＬＳＩ評価ボード装置により達成される。 （もっと読む）

【課題】ＣＰＵのパフォーマンスに影響を及ぼすことなく、故障診断を行うことを可能にする半導体集積回路を提供する。
【解決手段】通常動作において利用される第１のバスＢＵＳＡ、及びそれとは異なる第２のバスＢＵＳＡに接続されたＣＰＵ１から第２のバスを介して出力される診断情報に基づいて、診断マクロ６が誤り検出情報を求め、プログラムの実行に応じて求められた最終の誤り検出情報と保持している１つの期待値との比較によりＣＰＵが故障しているか否かを判定するようにして、通常動作に利用される第１のバスの負荷を増加させずに、故障診断を行えるようにする。 （もっと読む）

【課題】交換モジュールの検査を低コストで実現すること。
【解決手段】本発明に係る診断装置１は、検査用プログラマブル論理回路２１と、複数の検査モードの情報を格納する検査用記憶手段２２と、を有する検査用ボード２と、制御用プログラマブル論理回路１１と、複数の検査モードの情報を格納する制御用記憶手段１４と、検査用ボード２が接続された場合に、検査用記憶手段２２及び制御用記憶手段１４に格納された複数の検査モードの情報に基づいて、検査用プログラマブル論理回路２１及び制御用プログラマブル論理回路１１を検査用の論理に置き換え、複数の検査モードを順次実行することで診断を行う診断プロセッサ１５と、を有する交換モジュールと１、を備えるものである。 （もっと読む）

【課題】外部の配線容量に影響されることなく、正確に断線診断を行えるようにする。
【解決手段】本発明に係る断線検出回路１は、Ｓ／ＨコンデンサＣ１と、フルチャージ部２３と、ディスチャージ部２２と、Ｓ／ＨコンデンサＣ１の電位をデジタル信号に変換するＡ／Ｄ変換部２４と、Ａ／Ｄ変換部２４による変換結果を格納する記憶回路部２５と、フルチャージ部２３によりＳ／ＨコンデンサＣ１へのフルチャージを制御し、ディスチャージ部２２によりＳ／ＨコンデンサＣ１のディスチャージを制御し、ディスチャージ前後のＡ／Ｄ変換結果を記憶回路部２５に格納するＡ／Ｄ変換制御部２８と、記憶回路部２５に格納されたディスチャージ前後のＡ／Ｄ変換結果を比較する比較部２６と、ディスチャージ前後の電位の差分を検知する差分判定部２７と、差分が有ると判定された場合に、断線があると判定する制御部とを備える （もっと読む）

【課題】 マイクロコンピュータ等の半導体集積回路がユーザモードで正常に動作することをプログラムメモリに試験用プログラムを格納せずに短時間で確認できるようにする。
【解決手段】 半導体集積回路（１００）は、プログラムメモリ（１１４）と、中央処理ユニット（１１１）と、内部情報レジスタ（１３１ａ）とを備える。中央処理ユニット（１１１）は、ユーザモード時にはプログラムメモリ（１１４）に格納されたプログラムを実行し、テストモード時には外部装置から供給されるプログラムを実行する。内部情報レジスタ（１３１ａ）は、ユーザモードでの起動時にユーザモードでの起動の証拠となる内部情報を格納する。 （もっと読む）