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Fターム[2G132AE00]の内容

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【課題】故障箇所推定の精度低下を抑制すること。
【解決手段】故障診断装置12は、半導体装置20の故障仮定箇所に縮退故障を設定し、シミュレーションを実施する。故障診断装置12は、シミュレーションにより得た圧縮器26の出力信号と、テスト装置11により観測した圧縮器26の出力信号とを比較し、その比較結果に応じて圧縮器27の入力信号を設定してシミュレーションを実施する。そして、故障診断装置12は、シミュレーションにより得た圧縮器27の出力信号と、テスト装置11により観測した圧縮器27の出力信号に基づいて、故障仮定箇所のスコアを算出する。 (もっと読む)


【課題】LADA効果を誘起する非線形2フォトン吸収機構を利用する故障位置測定システムを提供する。
【解決手段】DUT210がテストベクトルで刺激されている間に、シリコンのバンドギャップより低いフォトンエネルギーを有する波長のフェムト秒レーザパルスを関心領域に送出し、レーザパルスはDUT刺激に同期しているので、スイッチングタイミングが2フォトン吸収効果を用いて変更され、レーザ光源がなければ合格するDUTが不合格になる瞬間において光線の位置が求められ、不合格の原因となっているトランジスタの位置を求める。 (もっと読む)


【目的】載置台の表面に付着した異物を除去し易く、半導体ウエハまたは半導体チップの裏面に、キズやクラックなどの欠陥を発生させない半導体試験装置を提供する。
【解決手段】この半導体試験装置は、載置台1と、載置台1を上下に移動させる移動手段6と、半導体チップ9の図示しない表面電極(エミッタ電極やゲート電極)と接触し電流を流すプローブ4と、載置台1に付着した異物を吹き飛ばすクリーニング機構であるブローノズル5とで構成され、載置台1の表面をシリコンより硬度が高い材料である、たとえば、超硬合金で形成する。 (もっと読む)


【課題】本体部とテストヘッド間のケーブル量を従来に比較して1/2以下に抑えると共に、フェイルメモリのオプション構成に柔軟性を持たせることが可能な試験装置を実現する。
【解決手段】本体部に収納されたパターン発生部からの信号を、光ファイバを介してテストヘッドに接続する試験装置において、光ファイバは、WDMカップラまたはDWDMカップラを介してパターン発生部とテストヘッドを接続する。 (もっと読む)


【課題】検査時等にケーブルの挿抜を不要とし、また、信号波形の劣化を生じさせないで所定の検査等を行い、さらに、検査治具の費用を軽減することができる電子機器及び回路基板並びに検査システムを提供すること。
【解決手段】回路基板70は、所定の規格に準じて外部の装置と非接触により通信を行う通信部23を制御する制御部71と、一方端側に制御部71が接続され、他方端側に通信部23が接続される配線パターン72と、配線パターン72上に所定の規格に準じて通信を行う通信モジュール100を有する検査具101が接続される接続部73と、が形成されている。 (もっと読む)


【課題】テストヘッドの冷水システムに異常が発生した場合に安全にテストヘッド側の冷却システムを停止できる水冷式IC試験装置を提供する。
【解決手段】水冷式IC試験装置において、メインフレーム4に設けられた冷却水用の給水用配管41、排水用配管42、給水用配管41と排水用配管42とを連通するバイパス配管43、給水用配管41に設けられた電磁弁44を設け、テストヘッド5側の冷水システムに異常が発生時、電磁弁44を閉にする冷却システム異常検出手段45を有する構成にする。 (もっと読む)


【課題】より多種類のDUTのテストに柔軟に対応でき、ソフトウェアによる信号処理に比べて格段の高速処理が行えるLSIテスタを実現すること。
【解決手段】アナログ信号波形を出力するLSIの良否をテストするLSIテスタにおいて、被測定対象LSI(DUT)の出力信号を処理する演算処理部の少なくとも一部がFPGAによる論理合成で構成されたことを特徴とするもの。 (もっと読む)


【課題】コネクタのフロ−ティング状態がハーネスの影響を受けることなく最適に保つことが出来る半導体テスタを実現する。
【解決手段】テストボードの一方の面に設けられ前記テストボードにフローティング保持されプローブカードに接続される複数のプローブカード側コネクタと、前記テストボードに設けられ前記複数のプローブカード側コネクタに一方端がそれぞれ接続され他方端がテストヘッドに接続されるテストヘッド側コネクタにそれぞれ接続される複数のリードと、前記複数のリードの所定数がそれぞれ束ねられる複数のハーネスと、前記テストボードに設けられ前記複数のハーネスを前記テストボードに固定保持する固定保持手段とを具備したことを特徴とする半導体テスタである。 (もっと読む)


【課題】被試験デバイスのテスト時のスループットを向上することのできるメモリテストシステムを実現すること。
【解決手段】DUT部17をテストするテストパターンを生成するALPG13と、テストトパターンに基づいて、DUT部17に印加する信号波形を整形するFC部14を含むプログマラブル論理回路16と、FC部14により整形された信号をDUT部17に送信し、当該送信信号に対する応答信号をDUT部17より受信するPE部15と、PE部15とDUT部17との間で信号を送受信する際に、テスタピンの総数M及びピンの数m2を記憶するRAM12と、テスタピンの総数M及びピンの数m2を読み出して、テスト可能なDUT部17のDUT1〜DUTnの数を算出し、当該算出した数にFC部14のFC1〜FCnの数を設定する制御部11と、を備える。 (もっと読む)


【課題】高速メモリのテストを、複雑なプログラム処理を伴うことなくデバイスのパラメータ通りにプログラムすることで効率よく行える半導体メモリテスタを実現すること。
【解決手段】テスト対象メモリデバイスの良否判定を行う半導体メモリテスタであって、前記テスト対象メモリデバイスが出力するクロックに基づくタイミングで前記テスト対象メモリデバイスの出力と期待値とを比較する測定部を有することを特徴とするもの。 (もっと読む)


【課題】従来、予防リミット値を適切に設定するのは、容易ではなかった。
【解決手段】一実施形態に係る保守システムは、自己診断機能を有するLSIテスタ1を保守するシステムであって、自己診断実行部3、記憶部5、および統計処理部7を備えている。自己診断実行部3は、LSIテスタ1の自己診断テストを実行するとともに、当該自己診断テストの結果を表す測定値が基準範囲内にあるか否かを判断する。記憶部5は、上記測定値を記憶する。また、統計処理部7は、記憶部5に記憶された過去の測定値に基づいて、上記基準範囲を定める。 (もっと読む)


【課題】大重量化したプローブカードであってもオペレータの負担を軽減し、円滑にプローブカードを移載することができるプローブカード移載補助装置及び検査設備を提供する。
【解決手段】本発明のプローブカード移載補助装置55は、プローブカード51を保持する保持具551と、保持具551が先端部に取り付けられた伸縮可能なアーム552と、アーム552を支持する旋回自在な支持体553と、支持体553を介してプローブカード51を重量別に昇降させる昇降駆動装置554と、を備え、保持具551は、上下の第1、2の部材551A、551Bと、これらを連結する4本のバネ部材551Cと、第1の部材551Aに取り付けられた4本のワイヤ551Dと、第1、第2の部材551A、551Bの間隔を検出する容量センサ551Eと、を有している。 (もっと読む)


【課題】大重量化したプローブカードであってもオペレータの負担を軽減し、円滑にプローブカードを移載することができるプローブカード移載補助装置、検査設備及び検査方法を提供する。
【解決手段】プローブカード移載補助装置55は、プローブカード51を保持する保持具551と、この保持具551が先端部に取り付けられた伸縮可能なアーム552と、このアーム552を支持する旋回自在な支持体553と、この支持体553を介してプローブカード51を重量別に昇降させる昇降駆動装置554と、を備え、保持具551は、取っ手51Aを吊り上げてプローブカード51を保持する。 (もっと読む)


【課題】プローブ触針に対する良好なクリーニングが行え、しかもクリーニングのリアルタイム化を可能にし、検査自体の信頼性や品質向上、および検査コストの削減化を図る。
【解決手段】半導体チップの検査を繰り返し実行している間に、エアー送出部15から空気をプローブカード13上のプローブ触針14の周囲から内方へと送り、各プローブ触針14に付着した削りカスなどの塵埃を、プローブ触針14の配置位置内方へと飛散させる。プローブ触針14の配置位置内方へ飛散した塵埃は、プローブカード13の中央部に配置されているバキューム部16により吸い上げることにより、装置外部に回収する。 (もっと読む)


【課題】 物理コンタクトを廃した非接触テストを可能とする半導体集積回路及びそのテストシステムを実現することを目的とする。
【解決手段】 内部回路により動作する半導体集積回路において、前記内部回路に対して試験を行なう試験部と、この試験部と電気的に接続し、無線通信を行なう無線インターフェースモジュールとを設けた半導体集積回路、
及びこの半導体集積回路の無線インターフェースモジュールと無線で通信を行なう無線部を備えるテストシステム。 (もっと読む)


【課題】 高速な簡易手法により決定した割当てを元に、救済可能なスペアラインの組み合わせをさらに広範囲に検索し、DUTの救済率を改善できる半導体メモリ試験装置を提供すること。
【解決手段】
フェイルメモリから転送される被試験半導体メモリのフェイルデータに基づきフェイル救済のためのリダンダンシ演算を行うリダンダンシ演算装置を含む半導体メモリ試験装置であって、
前記リダンダンシ演算装置は、
フェイル救済に用いる各スペアラインのコストを求めるコスト計算手段と、
スペアラインの割当て処理実行履歴を記録した救済経過グラフを参照しながらスペアラインの再割当てを行うリトライ処理手段、
の少なくともいずれかを有することを特徴とするもの。 (もっと読む)


【課題】 プローブピン挿入機構でプローブピンを自動挿入する際の、プローブピンの詰まりなどのトラブル発生を防止して、その対応時間を削減し、さらに設備稼働率を向上させる。
【解決手段】 供給された第1プローブピン10を振動により整列させて排出するパーツフィーダー1と、パーツフィーダー1で整列された第1プローブピン10が供給される供給レール2と、供給レール2から移送された第1プローブピン10をプローブピン挿入機構18まで搬送するピン搬送レール3とを備えており、供給レール2とピン搬送レール3との間に、第1プローブピン10の形状を識別させることにより、適正な第1プローブピン10をプローブピン挿入機構18側に搬送し、第2プローブピン20を分別して回収するプローブピン分別機構Aを設けた。 (もっと読む)


【課題】負荷5にサージ電流と直流バイアス電流とが重畳された電流を印加する際に、負荷5のインピーダンスに関わらず試験電流値のサージ電流が負荷5に流れるようにする。
【解決手段】少なくとも直流バイアス電流の供給源をなすバイアス電源端子T1、サージ電流の供給源をなすサージ電源端子T2を備えた直流電源4と、バイアス電源端子T1に接続されて、所定値の直流バイアス電流を負荷5に印加する直流バイアス電流回路3と、サージ電源端子T2に接続されて、負荷5のインピーダンスに関わらず所定電流値のサージ電流を所定時間だけ直流バイアス電流回路3からの出力に重畳して出力するサージ電流回路2とを設ける。これにより直流バイアス電流をバイアスとして重畳するような場合でも簡便な構成で、かつ、短時間で負荷5のインピーダンスにかかわらず容易に試験値のサージ電流を負荷5に流すことができるようになる。 (もっと読む)


【課題】 テストパターンやパターンプログラムを変更することなく、着目するアドレスまたは該アドレスを除外した試験を可能にして、不良検出能力の低下を防止できる半導体メモリ試験装置を提供する。
【解決手段】 試験用のアドレス信号、データ及び制御信号を生成し、被試験メモリへ供給するパターン発生器と、着目アドレスが格納されるアドレスレジスタを備え、パターン発生器から出力されたアドレス信号と着目アドレスとが一致するか否かを判定するアドレス検出回路と、被試験メモリから出力される応答出力とパターン発生器で生成された期待値とを比較し、それらの一致/不一致を判定するデータ比較器と、アドレス検出回路の判定結果にしたがってデータ比較器を動作/停止させるためのストローブ信号を出力するデータ比較制御回路とを有する構成とする。 (もっと読む)


【課題】アナログ半導体装置をテストするデジタルテスト装置を提供する。
【解決手段】アナログ半導体装置から出力されるアナログ信号のうち低周波アナログ信号のみを通過させる低周波パスフィルタ、低周波パスフィルタに連結され、低周波パスフィルタから出力されるアナログ信号を直流電圧に変換して出力する整流部、アナログ半導体装置から出力されるアナログ信号のうち高周波アナログ信号のみを通過させる高周波パスフィルタ、高周波パスフィルタに連結され、高周波パスフィルタから出力されるアナログ信号を直流電圧に変換して出力する高周波パワー検出部、及び整流部及び高周波パワー検出部に共通に連結され、整流部から出力される信号の電圧及び高周波パワー検出部から出力される信号の電圧を測定して、アナログ半導体装置から出力されるアナログ信号の良好/不良を判断するデジタル測定部を備えるデジタルテスト装置である。 (もっと読む)


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