【課題】試験装置のハードウェア仕様および試験装置用のプログラム言語に詳しくないユーザでも、試験パターンを容易に作成させる装置を提供する。
【解決手段】複数の端子を有する被試験デバイスとの間で通信する試験パターンを生成する試験パターン生成装置であって、基本サイクル中に複数の端子のそれぞれとの間で通信する信号パターンを示すサイクルプリミティブをユーザの指示に基づき生成するプリミティブ生成部と、ユーザの指示に基づき複数のサイクルプリミティブを配列して、複数の基本サイクル分の信号パターンを示すデバイスサイクルを生成するデバイスサイクル生成部と、ユーザの指示に基づき複数のデバイスサイクルを配列して、被試験デバイスに供給する試験パターンのシーケンスを生成するシーケンス生成部と、を備える試験パターン生成装置を提供する。 （もっと読む）

【課題】接合部の損傷を事前に検知する。
【解決手段】電子部品は、第１部材と、第２部材と、接合部と、測定部とを備える。第１電極は、第１部材上に形成される。第２電極は、第１部材上の、第１電極が形成された領域の周囲の領域に形成される。第３電極は、第２部材に形成される。第２電極が第２部材に形成され、第３電極が第２部材の第２電極が形成された領域の周囲の領域に形成されてもよい。接合部は、第１電極と第２電極と第３電極と接合する。測定部は、第１電極および第２電極のうち少なくとも一方を含む接続経路の電気特性を測定する。 （もっと読む）

【課題】 ＴＤＲ測定によって、ＤＵＴボードの配線長に依存した信号遅延時間を正確に求めることが可能なＩＣテスタ用信号遅延測定プログラムを提供する。
【解決手段】 本発明にかかるＩＣテスタ用信号遅延測定プログラム１０６の構成は、コンピュータを、テストヘッド１１０側からステップ波形１４８を印加してその入射波と反射波との第１到達時間差Ｔｄ１、第２到達時間差Ｔｄ２を測定するＴＤＲ測定手段、第１スルーレートＳ２、第２スルーレートＳ２を演算するスルーレート演算手段、第１スルーレートＳ２と第２スルーレートＳ２とを用いて第２到達時間差Ｔｄ２を補正し、第１到達時間差Ｔｄ１を差し引くことで信号遅延時間を演算する信号遅延演算手段、として機能させることを特徴とする。 （もっと読む）

【課題】不揮発性の半導体ディスクの寿命を監視する半導体ディスク寿命監視装置を提供する。
【解決手段】半導体ディスク５−１〜５−Ｋの書込み制御を行うファイルシステム３と、当該ファイルシステム３と前記半導体ディスク５−１〜５−Ｋを接続するインタフェースドライバ４を備え、当該インタフェースドライバ４により書込みが行われる半導体ディスク５−１〜５−Ｋの寿命を予測する半導体ディスク寿命監視装置１であって、前記ファイルシステム３からの書込みを書込情報として測定する測定部７と、前記測定結果を累積し第１の保存データ３２として保存する保存部８と、前記保存した累積書込情報に基づいて、半導体ディスク５−１〜５−Ｋの寿命を予測する。 （もっと読む）

【課題】汎用性を有し、高速で動作する半導体装置を検査できる検査装置を提供する。
【解決手段】検査装置は、第1貫通電極24bと、テスト信号を生成する信号生成ユニット30とを有する第1半導体基板24と、複数の接触子60を有するプローブ基板27と、第2貫通電極25bと、複数の接触子60と信号生成ユニット30との間の信号経路をプログラム可能に設定するスイッチマトリックス20eとを有する第2半導体基板と、を備え、第1半導体基板24と第2半導体基板25とは積層されており、第1貫通電極24bは、信号生成ユニット30が生成したテスト信号をスイッチマトリックス20eに伝達し、第2貫通電極25bは、スイッチマトリックス20eによって経路設定されたテスト信号を所定の接触子60に伝達し、信号生成ユニット30から、着脱自在に接続される電気的接続部を介さずに、接触子60にテスト信号が伝達される。 （もっと読む）

【課題】製品ボードに搭載される製品ＦＰＧＡの端子数に制限されず、内部信号の観測を可能とし、製品ＦＰＧＡを製品ボードに搭載された実使用状態で論理検証することが可能な評価システムを提供することを課題とする。
【解決手段】評価システム１は、製品ボード２、評価ボード３、およびそれらを接続するシリアル・インターフェース５を備える。製品ボード２に搭載される製品ＦＰＧＡ６はコアロジック６０に入力される外部入力信号を分岐する分岐回路６１を備える。評価ボード３は観測ＦＰＧＡ８を備える。観測ＦＰＧＡ８はコアロジック６０と論理的に等価な観測コアロジック８１および観測コアロジック８１の内部信号を取得する内部信号取得回路８２を備える。コアロジック６０の実動作に供される外部入力信号が評価ボード３に送られ観測コアロジック８１がコアロジック６０の実動作と等価に動作する。その時の内部信号を取り出し論理検証を行う。 （もっと読む）

【課題】試験対象に対してシーケンス測定を実行する際に、取得データ量の面で、誤った測定の無駄な測定をしないで済むようにする。
【解決手段】シーケンス測定制御手段３５が実行指定された測定シーケンスにしたがう制御を開始する前に、実行指定された測定シーケンスで送受信部２１が解析対象として取得する予定のデータ量の合計値を算出するデータ量算出手段４０と、算出したデータ量の合計値が受信データメモリ２３の所定容量に応じて予め設定した許容値を超えるか否かを判定するデータ量判定手段４１とを備え、シーケンス測定制御手段３５は、データ量判定手段４１により算出したデータ量の合計値が許容値を超えると判定されたとき、その判定結果を表示部６１に表示して、ユーザーに通知する。 （もっと読む）

【課題】従来のスキャンテスト方法では、電源電圧変動を抑制しながら動作クロックの周波数の高い半導体装置をテストできない問題があった。
【解決手段】本発明のスキャンテスト方法は、クロック信号ＳＣＬＫをスキャンフリップフロップ２１〜２ｎに入力して第１のテストパターンをスキャンフリップフロップ２１〜２ｎに設定し、クロック信号ＳＣＬＫよりも周波数の高いクロック信号ＲＣＬＫをスキャンフリップフロップ２１〜２ｎに入力すると共に、スキャンフリップフロップ２１〜２ｎをクロック信号ＲＣＬＫによらず保持する値を維持するホールドモードに制御し、ホールドモードを解除すると共にスキャンフリップフロップ２１〜２ｎをテスト対象回路の出力に応じて保持する値を更新するテスト結果取得モードに制御し、テスト結果取得モードにおいてクロック信号ＲＣＬＫを２パルス用いてスキャンフリップフロップ２１〜２ｎに保持されている値を更新する。 （もっと読む）

【課題】アンチヒューズ型のＯＴＰメモリへの書き込み時間を短縮化すること。
【解決手段】書込回路は、ＯＴＰマクロに対して書き込むデータを記憶する記憶部と、前記書き込むデータの書き込みを前記ＯＴＰマクロに実行させる第一の信号を印加し、前記ＯＴＰマクロが記憶しているデータの読み出しを前記ＯＴＰマクロに実行させる第二の信号を印加する制御部と、前記第二の信号に応じて前記ＯＴＰマクロから読み出されたデータと、前記記憶部が記憶するデータとを比較し、比較結果を出力する比較部とを有し、前記制御部は、前記比較結果が一致を示す場合、前記書き込むデータに関する処理を終了し、前記比較結果が不一致を示す場合、前記第一の信号及び前記第二の信号の印加を再度行う。 （もっと読む）

【課題】短時間で半導体装置の検査を行うことができる半導体装置の検査方法、検査プログラム及び半導体装置の検査装置を提供すること。
【解決手段】本発明は、記憶部２から半導体装置ＳＤ１の特性データＤＡＴ１を読み込む。次いで、ストローブ演算式２１２にＮＭＯＳトランジスタの閾値Ｖｔ１を代入することにより、半導体装置ＳＤ１に対するストローブ値ＳＴＢ１する。次いで、半導体装置ＳＤ１にテスト入力信号Ｄｉｎを出力する。そして、ストローブ値ＳＴＢ１で指定されるタイミングで、半導体装置ＳＤ１から出力されるテスト出力信号Ｄｏｕｔのパターンが期待値パターンＥＰと一致するかを判定する。 （もっと読む）

【課題】試験の信頼性を低下させることなく、試験時間を短縮する。
【解決手段】試験リスト保持部１２は、被試験対象物に実施すべき複数の試験項目とその順番を規定した試験リストを保持する。対応テーブル保持部１３は、各試験項目の結果値をランク分けし、各ランクと、省略または追加する試験項目とを対応付けたテーブルを保持する。試験結果値取得部２２は、試験リストにしたがい実施された試験項目の試験結果値を取得する。ランク判定部２３は、対応テーブル保持部１３を参照して、試験結果値取得部２２により取得された試験結果値をランク分けする。試験リスト管理部２４は、ランク判定部２３により決定されたランクに応じて試験リストの内容を適応的に変更する。 （もっと読む）

【課題】精度の高いディレイテストを行うことが可能な半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路１は、クロック信号ＣＬＫに同期して動作する複数のレジスタを有する内部回路１１と、クロック信号ＣＬＫに同期して動作し第１ノードから第２ノードまでの信号伝搬時間を測定する遅延測定回路１２と、遅延測定モードの場合に、遅延測定回路１２に対してのみクロック信号ＣＬＫを供給し、電圧検出モードの場合に、内部回路１１及び遅延測定回路１２に対してクロック信号ＣＬＫを供給するクロック供給回路１３と、を備える。 （もっと読む）

【課題】 集積回路の検査精度を向上させることができる集積回路検査装置を提供する。
【解決手段】 集積回路検査装置１は、半導体基板２１、及び半導体基板２１の表面２１ａ側に形成された回路部２２を有する集積回路２０を検査するための装置である。集積回路検査装置１は、集積回路２０に照射される光Ｌを発生する光発生部３と、集積回路２０に照射される光Ｌの波長幅を調整する波長幅調整部５，１４と、集積回路２０に照射される光Ｌの照射位置を調整する照射位置調整部８と、光発生部３からの光Ｌが半導体基板２１の裏面２１ｂを介して回路部２２に照射されたときに、集積回路２０からの光Ｌを検出する光検出部１２と、を備えている。 （もっと読む）

【課題】検査効率を向上させる。
【解決手段】一方の面に形成されているフィデューシャルマーク１０２ａの撮像結果および他方の面に形成されているフィデューシャルマーク１０３ａの撮像結果に基づいてプロービング位置を補正しつつ検査用プローブをそれぞれプロービングさせる第１プロービング機構および第２プロービング機構と、各検査用プローブを介して入出力する電気信号に基づいて電気的検査を実行する検査部と、一方の面におけるパターン形成領域２０１ａと他方の面におけるパターン形成領域２０２ａとの相対的な位置ずれ量Ｇｒ１ｘ，Ｇｒ１ｙを特定する処理を実行する処理部と、位置ずれ量Ｇｒ１ｘ，Ｇｒ１ｙと基準値とを比較して回路基板１００の良否を判定する判定部とを備え、処理部は、撮像結果に基づいて測定した第１基準パターンおよび第２基準パターンの各測定位置に基づいて位置ずれ量Ｇｒ１ｘ，Ｇｒ１ｙを特定する。 （もっと読む）

【課題】システムバスに接続された複数のプリント基板の試験を確実に行なうことを目的とする。
【解決手段】バウンダリスキャンテストソフトウェアを搭載しているコンピュータと、コンピュータの指示に基づいてＪＴＡＧ信号を生成するＪＴＡＧコントローラと、ボードＩＤ判定とＩ／Ｏ制御を行なう第１の制御回路と、第１の制御回路によって制御される第１のＩ／Ｏバッファと、第１の制御回路に接続された第１のコネクタと、ボードＩＤ判定とＩ／Ｏ制御を行なう第２の制御回路と、第２の制御回路によって制御される第２のＩ／Ｏバッファと、第２の制御回路に接続された第２のコネクタと、ＪＴＡＧバスと、システムバスと、システムバスを流れる信号をスキャンするシステムバススキャン回路と、を備えているプリント基板試験装置。システムバスとＪＴＡＧバスとシステムバススキャン回路はバックプレーンに実装されている。 （もっと読む）

【課題】半導体ウエハ上に形成された半導体装置の特性不良を精度よく検出することができる半導体装置の検査方法および検査装置を提供すること。
【解決手段】実施形態によれば、第１ウエハ検査工程と、２ウエハ検査工程と、判定工程とを含む半導体装置の検査方法が提供される。第１ウエハ検査工程は、複数個の半導体装置に同時にプローブ針を接触させるプローブカードを用いて半導体ウエハ上に形成された半導体装置の特性を検査する。第２ウエハ検査工程は、第１ウエハ検査工程によって特性不良と判定された半導体装置の半導体ウエハ上の分布に基づいて、プローブカードの半導体ウエハに対する位置を第１ウエハ検査工程の位置からずらして、半導体装置の特性を再検査する。判定工程は、第２ウエハ検査工程による再検査の結果に基づいて、半導体装置の特性不良のうち、複数個の半導体装置単位で行われる製造処理において生じる特性不良を判定する。 （もっと読む）

【課題】特定パスの動作確認を容易化し、不具合箇所の特定を容易化すること。
【解決手段】選択回路１０１は、入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ａと観測箇所Ｂとが選択信号に応じて順に選択される。カウンタ１０２は、選択された観測箇所ごとに観測箇所でのエッジ数をカウントする。第１のレジスタ１０３は、カウンタ１０２によりカウントされた観測箇所Ａでの第１のエッジ数を保持する。第２のレジスタ１０４は、カウンタ１０２によりカウントされた観測箇所Ｂでの第２のエッジ数を保持する。比較回路１０５は、第１のレジスタ１０３に保持された第１のエッジ数と第２のレジスタ１０４に保持された第２のエッジ数とを比較し、出力端子１０６は、比較回路１０５による比較結果を出力する。 （もっと読む）