Fターム[4M104AA00]の内容

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【課題】電流破壊を起こしにくい半導体装置を提供すること。
【解決手段】N+型炭化珪素基板1上にN−型炭化珪素エピタキシャル領域2が積層され、N−型炭化珪素エピタキシャル領域2中の所定領域にはP型の電界緩和領域10が形成され、エピタキシャル領域2表面および電界緩和領域10表面の所定領域上にN型多結晶シリコン領域4およびP型多結晶シリコン領域3が形成され、エピタキシャル領域2とN型多結晶シリコン領域4との界面に隣接しゲート絶縁膜5を介してゲート電極6が配置され、N型多結晶シリコン領域4およびP型多結晶シリコン領域3にはソース電極8が接続し、N+型炭化珪素基板1の裏面にはドレイン電極9が形成されている半導体装置において、電界緩和領域10とソース電極8とがP型多結晶シリコン領域3を介してオーミック接続していることを特徴とする半導体装置を構成する。 (もっと読む)


【課題】 共存論理デバイスを有するバック・ゲート制御SRAMのための基板解決策を提供する。
【解決手段】 少なくとも1つの論理デバイス領域と少なくとも1つのスタティック・ランダム・アクセス・メモリ(SRAM)デバイス領域とを含み、各デバイス領域がダブル・ゲート電界効果トランジスタ(FET)を含み、異なるデバイス領域内のFETデバイスのパフォーマンスを改善するためにそれぞれのFETデバイスのバック・ゲートが特定のレベルまでドーピングされる半導体構造を提供する。特に、SRAMデバイス領域内のバック・ゲートは、論理デバイス領域内のバック・ゲートより高濃度ドーピングされる。短チャネル効果を制御するために、論理デバイス領域内のFETデバイスはドープ・チャネルを含み、SRAMデバイス領域内のFETデバイスはドープ・チャネルを含まない。ソース/ドレイン領域下の低ネット・ドーピングおよびチャネル下の高ネット・ドーピングを有する不均一側方ドーピング・プロファイルにより、論理デバイスに関する追加のSCE制御がもたらされるであろう。 (もっと読む)


【課題】素子サイズの削減が可能な半導体装置を提供すること。
【解決手段】N型炭化珪素から構成される基板領域1上に形成した炭化珪素半導体基体内において、N型のドレイン領域2がP型のベース領域3を介してN型のソース領域4と接し、ドレイン領域2およびソース領域4に絶縁膜5を介して接するゲート電極6と、ドレイン領域2に基板領域1を介して接続するドレイン電極8と、ソース領域4に接続するソース電極7とが設けられ、ソース電極4に接続されドレイン領域2とショットキー接合100を形成するショットキー接合領域9が設けられ、ソース電極7からベース領域3を介してドレイン領域2に流れる電流を阻止するショットキー接合120がソース電極7とベース領域3との間に設けられていることを特徴とする半導体装置を構成する。 (もっと読む)


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