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Fターム[4M104BB01]の内容

半導体の電極 (138,591) | 電極材料 (41,517) | Si (2,965)

Fターム[4M104BB01]に分類される特許

2,001 - 2,020 / 2,965


【課題】ゲート絶縁膜の膜厚およびゲート絶縁膜中の高誘電率材料の濃度が異なるゲート絶縁膜を、従来よりも短い製造工程で形成可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、酸化膜30、窒化膜または酸窒化膜が設けられた第1の領域、および、半導体材料が露出した第2の領域を含む主面を有する半導体基板10を準備し、200℃〜260℃のもとでHfSiO膜を堆積することによって、ハフニウム濃度の異なるHfSiO膜40、50を、第1の領域および第2の領域に形成することを具備する。 (もっと読む)


【課題】ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、半導体基板(101)上に形成された第1及び第2のMOSFETと、前記第1のMOSFET上に形成された第1の応力膜(110)と、前記第2のMOSFET上に形成されるとともに、前記第1の応力膜の端部に積層され、前記第1の応力膜の側面との間にボイド(V)を有するように形成された第2の応力膜(112)と、前記第1の応力膜及び前記第2の応力膜上に形成される絶縁膜と、を備え、前記第1の応力膜と前記第2の応力膜との境界部に、前記第1の応力膜と前記第2の応力膜のどちらにも覆われていない領域(A)を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれている。 (もっと読む)


短チャネルトレンチMOSFETの形成方法。本方法は、トレンチMOSFETのボディに形成されたトレンチの底部に第1のインプラントを形成するステップと、その向きが傾いており、かつトレンチMOSFETのボディに形成されたトレンチに対して垂直に方向付けられた第2の角度付きインプラントを形成するステップとを含む。第2のインプラントは、トレンチの底部に達しないように調整される。一実施形態では、角度付きインプラントはn型材料である。
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【課題】高い貫通転位密度を有するコア部の配置の影響を低減することができ素子面積を大きくできる構造のダイオードを提供する。
【解決手段】第1導電型窒化ガリウム系半導体層15の第1及び第3の領域15a、15cはそれぞれ貫通転位密度Dより小さい貫通転位密度D11、D13を有する。第2の領域15bは貫通転位密度Dより大きい貫通転位密度D12を有する。電極17a、17bは第1および第3の領域15a、15cにショットキ接合を成す。保護絶縁膜18は、電極17a、17b上にそれぞれ位置する第1および第2の開口を有すると共に、電極17a、17bのエッジを覆う。絶縁層19は、第2の領域15bと保護絶縁膜18との間に設けられている。配線導体20は、保護絶縁膜18上に設けられると共に、保護絶縁膜18の第1および第2の開口を通して電極17a、17bに接続される。 (もっと読む)


【課題】バリア層を介して高融点金属シリサイド層に接続するタングステンからなるプラグを有する半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】半導体ウエハSWの主面上に形成されたコバルトシリサイド層を覆う層間絶縁膜を形成し、コバルトシリサイド層に達する接続孔を層間絶縁膜に形成した後、実質的に窒素を含まない雰囲気のチャンバ22で、接続孔の内部を含む層間絶縁膜上にチタン膜をスパッタリング法により形成し、続いてチャンバ23で、接続孔の内部を含むチタン膜上に窒化チタン膜をスパッタリング法により形成する。その後、チャンバ24で半導体ウエハSWにアニール処理を施し、続いて接続孔の内部にタングステンを主導電材料とするプラグを形成する。 (もっと読む)


【課題】半導体装置を実装する配線基板の配線パターンの設計を容易にするような半導体装置PDを提供する。
【解決手段】出力電流等が異なる複数の半導体装置PDを製造する場合に、半導体装置PDの制御回路用の半導体チップ4Cが電気的に接続されるリード8Aの配置および本数等は共通にし、半導体装置PDのパワートランジスタ用の半導体チップ4PH,4PLが電気的に接続されるリード8Bの配置および本数等をその半導体装置PDに必要とされる出力電流等に応じて変えるようにした。これにより、半導体装置PDの制御回路(PWM回路)が誤動作するポテンシャルを低減できるので、半導体装置を実装する配線基板の配線パターンの設計を容易にするような半導体装置PDを提供することができる。 (もっと読む)


【課題】熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド層(NiSi)を低温で形成できるようにしたシリサイドの形成方法及び半導体装置の製造方法を提供する。
【解決手段】ウエーハ表面のシリコン上にNi膜を形成する。次に、ウエーハをアニール処理して、Ni膜とシリコンとを反応させNiSi層を形成する。Ni膜を形成する工程では、ArガスとNガスとを含む混合ガス雰囲気中でNi膜をスパッタリングにより成膜する。また、Ni膜を成膜した後のアニール処理の条件は、例えば、100%のN雰囲気、且つ大気圧(即ち、ほぼ1気圧)で、温度が400℃以上800℃未満、より望ましくは温度が500℃以上600℃以下である。 (もっと読む)


【課題】選択エピタキシャル成長技術を利用し、かつ、接合リーク電流を発生させることなくシリサイド化することのできる半導体装置およびその製造方法を提供する。
【解決手段】複数のトランジスタを有する半導体基板と、前記複数のトランジスタを分離する素子分離領域を備え、前記トランジスタのソース・ドレイン領域は、エピタキシャル層を有し、前記エピタキシャル層表面近傍にシリサイド層が平面的に形成され、前記シリサイド層が前記素子分離領域に接していることを特徴とする半導体装置。 (もっと読む)


【課題】イオン注入を行うことに起因する電気的特性の低下およびしきい値電圧の変動を抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、シリコン基板1にチャネル領域3を挟むように形成された一対のソース/ドレイン領域4と、チャネル領域3上にゲート絶縁膜5を介して形成されたゲート電極6とを備えている。そして、ゲート電極6は、金属含有層7と、金属含有層7上に形成された金属含有層9と、金属含有層7と金属含有層9との間に形成されたポリシリコン層8とを含む。 (もっと読む)


本開示には、種々の方法、回路、装置、および系の実施形態群が含まれている。こうした方法の実施形態のひとつには、溝 (527) を絶縁積層材料 (222) に作成し、その溝の一部を多数のゲート (112) のうちの二つの間に位置させるステップと、スペーサー材料 (630) をこの溝の少なくとも一方の側面に堆積するステップと、が含まれる。この方法には、導電性材料(732, 834) を溝内に堆積するステップと、キャップ材料を溝内に堆積するステップと、も含まれる。 (もっと読む)


Nチャネル(113、115)およびPチャネル(111)トランジスタが、引張ストレッサ層(128)および圧縮ストレッサ層(126)をそれぞれ付加することによって、拡張される。2つのストレッサ層について、これまで知られていなかった問題が見つかった。ストレッサ層は、両方とも好都合なことに窒化物であっても良いが、ある程度別の仕方で作製される。2つのストレッサはエッチ・レートが異なる。そのため、2つのストレッサ間の界面においてコンタクト・ホールをエッチングするときに有害な影響が出る。ゲートに対するコンタクトは、Nチャネル・トランジスタとPチャネル・トランジスタとの間の中間であることが好ましい場合が多い。これは一見したところ、2つのストレッサ層間の境界に対して最良の箇所でもある。境界においてコンタクト・エッチングを行なう結果、その下にあるゲート構造またはコンタクト・ホール内の残留窒化物に穴を開ける可能性がある。したがって各コンタクト(154)が確実に、コンタクトが通っているストレッサと反対のタイプのストレッサから少なくとも何らかの所定の距離に位置することが有用であることが分かっている。
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【課題】 ファセットに起因した特性の悪化を防止することが可能な半導体装置を提供する。
【解決手段】 素子分離領域12と、素子分離領域によって規定された半導体素子領域11であって、チャネル形成部11aと、素子分離領域とチャネル形成部との間に形成された凹部とを有する半導体素子領域11と、凹部に形成されたエピタキシャル半導体部19と、を備え、半導体素子領域は、素子分離領域とエピタキシャル半導体部との間に壁部11bを有する。 (もっと読む)


第1導電タイプのドリフト領域及び当該ドリフト領域内の第2導電タイプのウェル領域を含み、当該ウェル領域及び当該ドリフト領域の間でpn接合を形成する半導体パワートランジスタである。第1導電タイプの第1ハイドープシリコン領域が当該ウェル領域にありかつ第2ハイドープシリコン領域が当該ドリフト領域にある。当該第2ハイドープシリコン領域が当該ウェル領域から横方向に離間されており、導電状態において当該と連ジスたがバイアスするときに電流が当該ドリフト領域を介して第1と第2ハイドープシリコン領域の間を横方向に流れる。当該ドリフト領域内に当該電流の流れに対して垂直方向に伸長する複数のトレンチの各々が当該トレンチ側壁の少なくとも一部及び導電性電極の少なくとも1つをライニングする誘電層を含む。
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【課題】 半導体素子の微細化にともない半導体基板の斜面を使用したMOSトランジスタにおいては、斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なることになり、ドライエッチングによるパターニングが困難になるという問題点がある。
【解決手段】 斜面上にゲート電極を有するMOSトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらにそのゲート電極間のスペースを基板の主表面まで埋設させ主表面と高さを同一とした後、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。このためにコンタクトホール開口時のアスペクト比が小さくなり、微細パターンのパターニングが可能となる。 (もっと読む)


半導体素子の作製方法は、絶縁層の上に設けられた半導体層(14)をパターニングして第1活性領域(28)及び第2活性領域(30)を形成する工程を有する。前記第1活性領域の高さは、前記第2活性領域とは異なる。前記第1活性領域の少なくとも一部は第1伝導型を有し、かつ少なくとも前記半導体素子の少なくともチャネル領域では、前記第2活性領域の少なくとも一部は、第1伝導型とは異なる第2伝導型を有する。当該方法はさらに、前記第1活性領域及び前記第2活性領域の少なくとも一部の上にゲート構造(26)を形成する工程を有する。当該方法はさらに、前記半導体素子の一面上の前記第2活性領域の一部を除去する工程を有する。

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【課題】積層された導電性バリア層の酸素バリア性を向上させると共に、積層された導電性バリア層に生じる浮きや剥離を防止してコンタクト抵抗の安定化を図る。
【解決手段】半導体装置は、容量素子21とトランジスタのソース領域又はドレイン領域13とを電気的に接続するコンタクトプラグ15と、該コンタクトプラグ15の上に形成された高融点金属のみの窒化物である窒化チタンからなる導電層16Aと、窒化チタンアルミニウム膜、イリジウム膜及び酸化イリジウム膜の積層膜からなる酸素の拡散を防止する多結晶状の導電性酸素バリア層17とを有している。結晶配向性が低い窒化チタンからなる導電層16Aを導電性酸素バリア膜17の下側に設けたことにより、導電層16Aの直上に形成される導電性酸素バリア膜である窒化チタンアルミニウム膜は緻密な膜構造となるため、酸素の侵入を効果的に防止することができる。 (もっと読む)


本発明は、一般に、半導体、半導体内部の材料層、半導体の生産方法、および半導体生産用の製造装置に関する。本発明による半導体は、表面を有してレーザーアブレーションによって生産される少なくとも1つの層を備え、生成される均一な表面積が少なくとも0.2dm2の領域を含み、パルスレーザビームが当該レーザービームを反射するための少なくとも1つのミラーを有する回転式光学スキャナで走査される超短パルスレーザーデポジションを用いることによって、層が生成されている。 (もっと読む)


【課題】ソース・ドレイン領域及びゲート電極を高不純物密度化し、且つゲートリーク電流を抑制した半導体装置及びその製造方法を提供する。
【解決手段】第1導電型の半導体領域2と、半導体領域2の一部を挟んだ第2導電型のソース領域9a及びドレイン領域9bと、ソース領域9aと半導体領域2との間のソース領域9aより浅い第2導電型のソースエクステンション領域11aと、ドレイン領域9bと半導体領域2との間のドレイン領域9bより浅い第2導電型のドレインエクステンション領域11bと、半導体領域2の上の第1ゲート絶縁膜71nと、この第1ゲート絶縁膜71nの上の窒素濃度20〜57%の第2ゲート絶縁膜72nと、この第2ゲート絶縁膜72nの上の第2導電型の半導体多結晶膜からなるゲート電極77nとを備える。 (もっと読む)


【課題】ソース・ドレイン領域上に膜厚及び膜質の均一なシリサイド層を形成することができ、MOS構造における接合リークを低く抑えることができ、且つシリサイド層と金属配線との良好な電気的接続を確保する。
【解決手段】ソース・ドレイン領域の上部にシリサイド層を備えたMOS構造の半導体装置の製造方法であって、シリサイド層を形成すべきソース・ドレイン領域121の表面に2.5×1013cm-2以上5×1014cm-2以下のAs原子を化学吸着させた後、ソース・ドレイン領域上に金属膜を堆積し、次いで熱処理を施すことによって金属膜をシリサイド化する。 (もっと読む)


【課題】金属シリサイド層のグレインサイズを均一化することが可能であって、信頼性を向上する。
【解決手段】ソース・ドレイン領域21sdが形成された単結晶シリコンの半導体基板11や、ポリシリコンのゲート電極21gのように、シリコンを含む半導体領域においてシリサイド化が生ずる第1の温度にて、その半導体領域に第1金属を堆積することによって、第1金属層12を形成する。つぎに、その形成された第1金属層12を被覆するように、第1の温度より低い第2の温度にて、その半導体領域に第2金属13を堆積することによって、第2金属層を形成する。つぎに、第2金属層13が第1金属層12を被覆するように形成された半導体領域に対して熱処理を実施することによって、金属シリサイド層21gm,21sdmを形成する。 (もっと読む)


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