説明

Fターム[4M104BB04]の内容

半導体の電極 (138,591) | 電極材料 (41,517) | 遷移金属 (20,763)

Fターム[4M104BB04]の下位に属するFターム

Ni (2,151)
Pt (1,420)
Pd (977)
Ag (1,372)
Au (1,795)
高融点金属 (9,978)

Fターム[4M104BB04]に分類される特許

2,001 - 2,020 / 3,070


【課題】ソース電極及びドレイン電極の角部における電界集中に起因するゲート絶縁層の絶縁破壊が起こりにくい半導体装置、当該半導体装置を用いた電気光学装置、電子機器及び当該半導体装置の製造方法を提供すること。
【解決手段】有機TFT1は、基板10上に離間して配置された櫛歯状のソース電極21及びドレイン電極22と、これらの上に順に積層された半導体層、ゲート絶縁層と、前記ゲート絶縁層上であって、基板10の法線方向から見てソース電極21及びドレイン電極22のそれぞれの一部に重なる領域に配置されたゲート電極50とを備える。ソース電極21及びドレイン電極22は、櫛歯21p,22pの端部の角部20a、及び櫛歯21p,22pの根元部の角部20bの形状が略円弧状をなしており、電界集中を緩和することができる。 (もっと読む)


【課題】めっき膜に生じる異常析出を、単位時間当たりの基板処理枚数に影響を極端に及ぼさない範囲で、効果的に防止・抑制することができるめっき方法及びめっき装置を提供すること。
【解決手段】金属イオンを含んだめっき液Qに半導体ウェーハ3とアノード5とを浸漬し、半導体ウェーハ3とアノード5間に電流を流すことで半導体ウェーハ3の被めっき面3aに金属めっきを行う。半導体ウェーハ3とアノード5間への電流供給をそのめっき膜厚が1〜20μmとなるまで連続して行なった後に1秒〜2分間停止する工程を、複数回繰り返し行う。その間、被めっき面3a近傍部分のめっき液Qをパドル9によって攪拌する。 (もっと読む)


【課題】膜パターンの密着力を高めることができる膜パターンの形成方法を提供する。
【解決手段】基板P上に設けられたバンクBによって区画された配線形成領域34に液相
法により金属配線11、12が形成される。金属配線11、12は、配線形成領域の底部
、及び配線形成領域に臨むバンクBの側面に沿って成膜された第1膜F1と、第1膜F1
上に積層して成膜された第2膜F2とを有する。 (もっと読む)


【課題】配線の信頼性を向上させ、特に、配線の微細化に対応し得る配線の形成方法を提供する。
【解決手段】基板1上にフォトレジスト膜7を形成し、このフォトレジスト膜7を露光、現像することにより、幅W2を有し、深さD2の第2溝9Bと、この第2溝9Bの略中央部に位置し、幅W1を有し、深さD1の第1溝9Aよりなる溝9を形成し、第1溝9Aに、導電性材料液を例えば、インクジェット法により注入し、熱処理を施し、第1溝9A内に導電性膜(配線)を形成する。 (もっと読む)


本発明は一般的に、材料の堆積のための方法を提供し、さらに詳細には、本発明の実施形態は、障壁層、シード層、導電材料および誘電材料を堆積するために、光励起技術を利用する化学気相堆積処理および原子層堆積処理に関する。本発明の実施形態は一般的に、支援型処理の方法および装置を提供し、支援型処理は、均一に堆積される材料を提供するために行われてもよい。 (もっと読む)


サブミクロンサイズの配線フィチャーをともなう半導体集積回路基板上に銅を電解的にメッキするための電解メッキ方法と組成。組成は銅イオン源およびポリエーテルグループからなる抑制剤から構成される。方法はフィチャーの底面からフィチャーの頂部開口への縦方向の銅堆積が側壁への銅堆積より大きい超埋め込み速度で急速な底上げ堆積を含んでいる。 (もっと読む)


本発明は、電子ビームに露出された後に少なくとも1つの金属材料に分解されることが可能な前駆体材料(150、250、350、450)からトランジスタゲート(160、260、360、460)を製造するマイクロエレクトロニクス法に関する。本発明は、特に、マルチチャネル、FinFET、懸架型チャネルトランジスタ、またはSONもしくはGAAタイプのトランジスタに適合する。
(もっと読む)


【課題】AuSn半田による実装に適した半導体発光素子を提供する。
【解決手段】半導体層上に形成された電極と、該電極の上面の一部を残して該電極表面を被覆するパッシベーション膜とを備えた半導体発光素子において、
チタン層とニッケル層を一組とする繰り返し構造の多層膜を少なくとも一組、前記電極上に形成する。 (もっと読む)


【課題】基板に形成されたスルーホール内に金属超微粒子分散液を充填させて基板間の配線を行う場合に、数μmの微細なスルーホール径に対してスルーホールの高さ方向の長さが長くなってもスルーホール内に金属超微粒子分散液を充填することができ、よってスルーホール内の断線を防止することができる電気接続体、電気接続体の形成方法及びカートリッジを提供する。
【解決手段】液滴吐出装置10の直径約5μm以下、好ましくは約1μm以下のノズル12から基板22に向けて液滴24を噴射させ堆積する。液滴24を複数堆積して形成された液滴堆積体において、最初の液滴34a上の成長起源液滴層34bの固化した直径をRm1、着弾後の液滴を複数堆積して形成された液滴堆積体の最上層の液滴34dの最大直径をRm2としたときに、Rm1とRm2との比が2:1〜1:1となる。 (もっと読む)


【課題】疎パターン領域と密パターン領域を有する半導体の製造方法において、再現性良く疎パターンと密パターン寸法の独立制御を可能とし、各パターンの露光完の寸法及びゲート電極寸法の長期変動を抑制する。
【解決手段】マスクパターンが疎に形成された領域と密に形成された領域とを有する半導体基板上に積層膜を成膜する成膜工程とマスクパターンを形成するリソグラフィ工程S1と装置内の堆積物を除去するクリーニング工程S11Cとマスクパターンを細線化するトリミング工程S3とマスクパターンを積層膜に転写するドライエッチング工程S4、S5から成る半導体製造方法において、トリミング工程S3の前もしくは後に、シーズニング工程S11Sに続いて堆積ステップ工程S2を導入する。 (もっと読む)


本発明は、ナノギャップ金属電極の製造方法及びこれを用いたナノギャップ素子に関し、本発明による製造方法は、所定形状に形成された金属パターンの表面に、溶液中の金属イオンから還元反応により還元された金属を成長させることを特徴とする。本発明によるナノギャップ金属電極の製造方法は、従来の方法では製造し難い、1〜100nmのギャップを有するナノギャップ電極を容易に製造することができる長所がある。
【代表図】図5a
(もっと読む)


【課題】CMP後の金属膜を容易に平坦化できる技術を提供することができる。
【解決手段】半導体デバイス(被加工物)表面上に電気的に機能する溝状または孔状の配線パターン3(第1パターン)と、電気的に機能しない複数の溝状または孔状のダミーパターン4(第2パターン)を形成する工程と、配線パターン3上をメッキ法により、金属膜で被覆する工程と、被覆された金属膜をCMP法により研磨する工程とを有する半導体装置の製造方法であって、ダミーパターン4を形成する工程では、配線パターン3の溝幅に応じて、ダミーパターン4の溝幅および配置領域を決定し、選択的に形成させる。 (もっと読む)


【課題】銅配線の腐食抑制効果(銅腐食抑制効果)が優れ、かつ接触抵抗に影響を及ぼさない銅配線用洗浄剤を提供することを目的とする。
【解決手段】銅腐食抑制剤(RE)及び水(W)を含有してなり、25℃でのpHが3〜14であり、かつ式(1)を満たしてなることを特徴とする銅配線用洗浄剤を用いる。

【数1】


{式中、Eは25℃での酸化還元電位(V、vsSHE)、pHは25℃でのpHを表す。}

また、上記の銅配線用洗浄剤を半導体基板又は半導体素子に連続的又は断続的に供給して、銅配線を有する半導体基板又は半導体素子を洗浄することを特徴とする半導体基板又は半導体素子の洗浄方法を用いる。
なし (もっと読む)


【課題】オーバハング部分を生ぜしめることなく凹部の内壁面に十分な厚さのシード膜やバリヤ層等の薄膜を形成することができる成膜方法を提供する。
【解決手段】真空引き可能になされた処理容器24内でプラズマにより金属ターゲット70をイオン化させて金属イオンを発生させ、前記金属イオンを前記処理容器内の載置台34上に載置した表面に凹部2,4を有する被処理体へバイアス電力により引き込んで前記凹部内を含む前記被処理体の表面に薄膜を形成するようにした成膜方法において、前記バイアス電力を、前記被処理体の表面が実質的にスパッタされない領域下にて変化させるようにする。これにより、オーバハング部分を生ぜしめることなく凹部の内壁面に十分な厚さのシード膜やバリヤ層等の薄膜を形成する。 (もっと読む)


【課題】TFT−LCDアレー基板及びその製造方法を提供する。
【解決手段】TFT−LCDアレー基板の製造方法は、基板にゲートライン及びそのゲートラインと接続するゲート電極を形成し、前記ゲート電極にゲート絶縁層と半導体層とを形成し、前記半導体層にオーム接触層を形成することにより、基板にトランジスタ部を形成する工程と、前記工程で作製された基板に、ゲートラインとゲート電極と電気的に絶縁し、オーム接触層を介して前記半導体層の両側にオーム接触する透明画素電極層とソース・ドレイン電極金属層と順次堆積する工程と、作製された基板に、グレートーンマスクでマスキング及びエッチングを行うことにより、透明画素電極及びソース・ドレイン電極が同時に形成する工程とを含む。 (もっと読む)


【課題】改善された電気的特性を有するゲート構造物の形成方法及びそれを用いた半導体装置の製造方法を提供する。
【解決手段】基板上にゲート絶縁膜パターン、第1導電層パターン、及びダミーゲート層パターンを含む第1予備ゲート構造物を形成する。第1予備ゲート構造物に隣接する基板に不純物領域を形成した後、基板上に第1ゲート構造物を覆う絶縁層を形成する。ダミーゲート層パターンを除去してゲート絶縁膜パターン及び第1導電層パターンを含む第2予備ゲート構造物を形成した後、第1導電層パターン上に第2導電層パターンを形成する。ゲート電極を導電層パターンに変化されるか導電層パターンを形成するための犠牲層の役割を遂行するダミーゲート層パターンを適用することで、不純物領域の形成工程を含む半導体装置の製造のための高温工程下でもゲート電極が劣化されることを防止することができる。 (もっと読む)


【課題】 極性によって最適な結晶面にそれぞれのチャネル面を形成し、浅いソース・ドレイン接合位置を保ちつつソース・ドレイン電極上部がシリサイド化されたMOS型半導体装置において、接合リークを低く抑えて素子動作の高速化をはかる。
【解決手段】 MOS型半導体装置であって、Si(110)面の第1の領域とSi(100)面の第2の領域とを同一主面に有する基板10と、第1の領域のゲート電極103の両側に形成された第1のソース・ドレイン領域106と、第2の領域のゲート電極203 の両側に形成された第2のソース・ドレイン領域206と、ソース・ドレイン領域106上に形成され、N原子の含有量が面密度で8.5×1013cm-2以上8.5×1014cm-2以下で、且つF原子の含有量が面密度で5.0×1012cm-2以下のシリサイド層116と、ソース・ドレイン領域206上に形成され、F原子の含有量が面密度で5.0×1013cm-2以上のシリサイド層216とを備えた。 (もっと読む)


【課題】 メッキラインで使用するメッキ治具内の電子回路基板のメッキ厚をほぼ均一にし、メッキ不良品の製造を防止する。
【解決手段】 メッキすべき電子回路基板をメッキ治具23に取り付けて保持し、前記メッキ治具23をメッキラインのメッキ治具搬送装置21へ取り付けた後、このメッキラインにて前記メッキ治具23内の電子回路基板の抵抗値を測定し、この測定された測定値が予め設定された抵抗設定値以下のときはメッキ処理を行い、一方、前記測定値が前記抵抗設定値より大きいときは前記メッキ治具23をメッキラインから除外することを特徴とする。 (もっと読む)


【課題】細い線状のパターンを、精度よく安定して形成する。
【解決手段】表示装置の駆動のための薄膜トランジスタであって、バンクで区画された領域にゲート電極41の少なくとも一部が形成されている。 (もっと読む)


【課題】製造コストの低減に寄与する製造方法を提供する。
【解決手段】基板18上に設けられたバンク34によって区画されたパターン形成領域に
、機能液を配置して膜パターンを形成する。基板18上に第1のバンク形成材料を配置し
て第1バンク層35を形成する工程と、第1バンク層35上に第2バンク層36を形成す
る工程とを有する。第1のバンク形成材料は有機材料であり、第2バンク層36は第1バ
ンク層35を被覆するフッ素系の樹脂材料からなる。 (もっと読む)


2,001 - 2,020 / 3,070