【課題】基板の表面全域にわたって均一にめっき処理を施すめっき処理装置を提供する。
【解決手段】めっき処理装置２０は、基板２を保持して回転させる基板回転保持機構１１０と、基板回転保持機構１１０に保持された基板２に向けてめっき液を吐出する吐出機構２１と、吐出機構２１にめっき液を供給するめっき液供給機構３０と、基板回転保持機構１１０およびめっき液供給機構３０を制御する制御機構１６０と、を備えている。吐出機構２１は、基板２に向けてめっき液を吐出する吐出口４１を含む第１ノズル４０と、第１ノズル４０の吐出口よりも基板２の中心部に近接するよう位置することができる吐出口４６を含む第２ノズル４５と、を有している。まためっき液供給機構３０は、第１ノズル４０に供給されるめっき液の温度が第２ノズル４５に供給されるめっき液の温度よりも高くなるよう構成されている。 （もっと読む）

【課題】ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することにより、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現できるようにする。
【解決手段】ゲート電極１１１ｂは、それぞれ金属又は導電性金属化合物からなる第１導電膜１０８ｂ、第２導電膜１０９ｂ及び第３導電膜１１０ｂが下から順に形成された積層構造を有し、ゲート電極１１１ａは、第２導電膜１０９ａ及び第３導電膜１１０ａが下から順に形成された積層構造を有する。第１導電膜１０８ｂの仕事関数と第２導電膜１０９ａ、１０９ｂの仕事関数とは異なっている。第１導電膜１０８ｂは板状に形成されており、第２導電膜１０９ａ、１０９ｂは凹形状に形成されている。 （もっと読む）

【課題】半導体層と電極の接続部に生じる寄生抵抗を抑制し、配線抵抗による電圧降下の
影響や画素への信号書き込み不良や階調不良などを防止し、より表示品質の良い表示装置
を代表とする半導体装置を提供することを課題の一つとする
【解決手段】上記課題を解決するために、本発明は酸素親和性の強い金属を含むソース電
極、及びドレイン電極と、不純物濃度を抑制した酸化物半導体層とを接続した薄膜トラン
ジスタと、低抵抗な配線を接続して半導体装置を構成すればよい。また、酸化物半導体を
用いた薄膜トランジスタを絶縁膜で囲んで封止すればよい。 （もっと読む）

【課題】ソース電極およびドレイン電極間におけるオフリーク電流の低減を課題とする。
【解決手段】本発明の一態様は、ゲート電極１０１と、前記ゲート電極を覆うように形成されたゲート絶縁膜１０２，１０３と、前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する活性層１０４と、前記活性層の側面及び前記ゲート絶縁膜の上に形成されたシリコン層１０５，１０６と、前記シリコン層上に形成されたソース電極１０７ａおよびドレイン電極１０７ｂと、を具備し、前記活性層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置である。 （もっと読む）

【課題】高抵抗なダメージ層を形成しない窒化物半導体層のエッチング方法と、これを用いた低抵抗なオーミック電極を備える窒化物半導体装置の製造方法の提供を目的とする。
【解決手段】本発明の窒化物半導体層のエッチング方法は、（ａ）窒化物半導体層に不純物イオンを注入し、その表面から所定深さまで不純物領域を形成する工程と、（ｂ）前記不純物領域を熱処理する工程と、（ｃ）前記不純物領域の前記表面側の所定領域をウェットエッチングで除去する工程とを備える。 （もっと読む）

【課題】ソース電極およびドレイン電極と有機半導体層とにおける電荷注入効率の向上と性能の確保とを両立させることが可能な薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタは、エッチングガスと反応可能な金属元素および半金属元素のうちの少なくとも一方を含む金属含有材料により形成された有機半導体層と、互いに離間されたソース電極およびドレイン電極と、有機半導体層とソース電極およびドレイン電極とが重なる領域において有機半導体層とソース電極およびドレイン電極との間に挿入され、エッチングガスと反応可能な金属元素および半金属元素のうちの少なくとも一方を含まない非金属含有材料により形成された有機導電層とを備える。 （もっと読む）

【課題】 単純で容易な実装手段によりＭＯＳＦＥＴの閾値電圧を制御することが可能な半導体装置とその製造方法を提供する。
【解決手段】 一実施形態によれば、電界効果トランジスタは、ＳＴＩ（浅いトレンチ分離）を含んでいる半導体基板402と、ｐ−ＦＥＴ401及びｎ−ＦＥＴ403と、ｐ−ＦＥＴ401が形成される基板の窪み内のシリコン・ゲルマニウム層800と、ｎ−ＦＥＴ部上とシリコン・ゲルマニウム層上に設けられた、ハフニウム化合物とレアアース化合物を含むゲート誘電体414, 432と、ゲート誘電体414, 432上にそれぞれ配置された互いに同じ材料を含むゲート電極416, 434とを具備している。 （もっと読む）

【課題】薄膜トランジスタ、薄膜トランジスタパネル、及びこれらを製造する方法に関する。
【解決手段】薄膜トランジスタは、ゲート電極、ゲート絶縁膜、上記ゲート絶縁膜上に形成された酸化物半導体層、及び上記酸化物半導体層上に相互に離隔して形成されたドレーン電極及びソース電極を含む。上記ドレーン電極は、上記酸化物半導体層上に形成された第１のドレーン副電極及び上記第１のドレーン副電極上に形成された第２のドレーン副電極を含む。上記ソース電極は、上記酸化物半導体層上に形成された第１のソース副電極及び上記第１のソース副電極上に形成された第２のソース副電極を含む。上記第１のドレーン副電極及び上記第１のソース副電極は、ガリウム亜鉛酸化物（ＧａＺｎＯ）を含み、上記第２のドレーン副電極及び上記第２のソース副電極は、金属原子を含む。 （もっと読む）

【課題】高温化下でも安定な高信頼性を有する配線を容易に精度良く形成する方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置の製造方法は、半導体基板上方に窒化チタンからなる第１の絶縁層を形成し、第１の絶縁層に複数の溝を形成し、溝の底面及び側壁下部を覆う部分が溝の側壁上部を覆う部分よりも厚くなるように、溝の底面及び側壁を覆うバリアメタルを形成し、溝のバリアメタル上に金属膜を埋め込み、複数の配線を形成し、第１の絶縁層を除去して、隣り合う複数の配線の間に配線に接するような空隙を形成し、複数の配線の上面に、金属又は酸化物からなるキャップ膜を形成し、複数の配線の上面及び側壁を覆うようにシリコンナイトライドカーバイド膜又は窒化ボロン膜からなる拡散防止膜を形成し、複数の配線の上面を覆い、且つ、複数の配線間に空隙が形成されるように、第２の絶縁層を形成する。 （もっと読む）

【課題】高集積化することができる半導体装置、金属膜の製造方法及び半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板に形成され、ヒ素を含むヒ素拡散層と、前記ヒ素拡散層上に形成された金属膜と、を備える。前記金属膜は、タングステン、チタン、ルテニウム、ハフニウム及びタンタルからなる群より選択された少なくとも１種の金属、並びにヒ素を含む。 （もっと読む）

【課題】電力変換回路の性能を高める。
【解決手段】ユニット１０は、半導体スイッチ素子１，２と、ダイオード３，４とを備える。ダイオード３は、半導体スイッチ素子２がオン状態である時に逆バイアスされ、半導体スイッチ素子２がオフ状態である時に導通する。ダイオード４は、半導体スイッチ素子１がオン状態である時に逆バイアスされ、半導体スイッチ素子１がオフ状態である時に導通する。ダイオード３，４は、窒化ガリウム（ＧａＮ）ダイオードまたはダイヤモンドダイオードである。ユニット１０を備えるパワーモジュールは、コンバータ、インバータ等の電力変換回路に適用される。 （もっと読む）

【課題】銅を回路層に用いても、信頼性の高い半導体装置を提供する。
【解決手段】半導体素子は、ＧａＮ系の半導体材料でできている本体２１および少なくとも１つの電極構造物２３を含む。電極構造物２３は、本体２１に形成されるオーミック接触層２３１、本体２１の反対側のオーミック接触層２３１上に形成されるバッファ層２３２、および、銅系の材料でできており、オーミック接触層２３１の反対側のバッファ層２３２に形成される回路層２３３を含む。オーミック接触層２３１は、チタン、アルミニウム、ニッケルおよびそれらの合金から選択される材料でできている。バッファ層２３２は、オーミック接触層２３１の材料とは異なっており、かつ、チタン、タングステン、窒化チタン、タングステン窒化およびそれらの組み合わせから選択される材料でできている。 （もっと読む）

【課題】大電力の制御を行う、高耐圧の半導体装置を提供する。
【解決手段】ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の、ゲート電極と重畳する酸化物半導体層と、酸化物半導体層と接し、端部をゲート電極と重畳するソース電極及びドレイン電極と、を有し、ゲート電極と酸化物半導体層が重畳する領域において、ゲート絶縁層は、ドレイン電極と端部を重畳する第１の領域と、前記第１の領域と隣接する第２の領域と、を有し、第１の領域の静電容量は第２の領域の静電容量より小さいトランジスタを提供すること。 （もっと読む）

【課題】金属粒子の焼結体から構成された導電体を微細化された電極・配線とした場合でも腐蝕やマイグレーションの発生を長期間防止可能な電極・配線用導電体を提供する。
【解決手段】金属粒子の焼結体から構成された導電体薄膜上に、下記一般式(1)で表されるチオール化合物または下記一般式(2)で表されるスルフィド化合物から選択される少なくともいずれか一種の化合物を含有する金属イオン移動防止膜を設け、且つ、前記金属イオン移動防止膜中に凝集体構造が含まれてなる電極・配線用導電体とする。
Ａｒ−ＳＨ…(1)［式(1)中、Arはベンゼン環を示し、置換基を有していてもよい。］
(Ａ−Ｒ’−Ｏ−Ｒ−Ｓ)_２…(2)［式(2)中、R’、Rはアルキレン基を示し、Aはフルオロアルキル基を示す。］ （もっと読む）

【課題】データを保持する期間を確保しつつ、単位面積あたりの記憶容量を高めることが
できる記憶装置の提案を目的の一とする。
【解決手段】記憶素子と、記憶素子における電荷の蓄積、保持、放出を制御するための、
酸化物半導体を活性層に含むトランジスタと、記憶素子に接続された容量素子とを有する
記憶装置。上記容量素子が有する一対の電極の少なくとも一方は、遮光性を有している。
さらに、上記記憶装置は遮光性を有する導電膜或いは絶縁膜を有しており、上記活性層が
、遮光性を有する電極と、遮光性を有する導電膜或いは絶縁膜との間に位置する。 （もっと読む）

【課題】Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体を用いた半導体装置を作製する際の加工技術を確立する。
【解決手段】Ｃｌ_２または、ＢＣｌ_３または、ＳｉＣｌ_４などの塩素を含むガスを用いたドライエッチングによりＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層を選択的にエッチングする。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層上に接して形成する導電層を選択的に除去してソース電極層及びドレイン電極層を形成する場合、塩素を含むガスに加えて酸素を含むガス、またはフッ素を含むガスを用い、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングすることができる。 （もっと読む）

【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタがオン・オフするのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。また、トランジスタの微細化を進めて集積化を図っても、メモリ容量を増加させるためには、半導体装置の面積が大きくなるといった問題があった。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。また、トレンチ構造の酸化物半導体を有するトランジスタにより、半導体装置の記憶素子を構成し、該記憶素子を複数積層することで、半導体装置の回路面積を縮小することができる。 （もっと読む）

【課題】相互接続構造の珪化物層と、ロープロファイルバンプを含む、バンプ間ショートを防止したパワーＭＯＳＦＥＴからなる半導体デバイスおよび製造方法を提供する。
【解決手段】基板上にソース領域１６０およびドレイン領域１７０を有し、珪化物層１７４が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層１９４が、珪化物層上に形成されており、ソース領域に接続される第１のランナー１９６と、ドレイン領域に接続される第２のランナー１９８とが配置される。第２の相互接続層２１４が、第１の相互接続層上に形成されており、第１のランナーに接続される第３のランナー２１６と、第２のランナーに接続される第４のランナー２１８とを含む。第３の相互接続層２３４が形成され、ソースパッド２３６、ソースバンプ２４０が電気的に接続される。 （もっと読む）

【課題】配線の低抵抗化を図る。
【解決手段】本実施形態の半導体装置は、半導体基板１０を覆う第１の層間絶縁膜上に設けられる配線６０と、配線６０の上面上に設けられるキャップ層６８と、配線６０と第２の層間絶縁膜との間に設けられるバリア膜６２と、を含む。配線６０は高融点導電層を含み、配線６０の配線幅Ｗ１は、キャップ層６８の幅Ｗ２よりも小さい。バリア膜６２は、高融点導電層６０が含む元素の化合物からなり、配線６０を覆う層間絶縁膜６９，７０に起因する不純物が配線６０内に拡散するのを抑制する。 （もっと読む）

【課題】高い表示品位を有する表示装置用の薄膜トランジスタ基板およびこれらを生産効率よく実現することができる製造方法を提供する。
【解決手段】基板１上の複数の部分に配設された半導体膜２と、半導体膜２上に、該半導体膜２と接し互いに離間して配設されたソース電極およびドレイン電極４と、半導体膜２、ソース電極３およびドレイン電極４を覆うゲート絶縁膜６と、ゲート絶縁膜６を介して、ソース電極３およびドレイン電極４の間に跨るように配設された、ゲート電極７とを有した薄膜トランジスタ２０１と、半導体膜２上に、該半導体膜と接して配設された補助容量電極１０と、下層に半導体膜２を有してソース電極から延在するソース配線３１と、ゲート電極７から延在するゲート配線７１と、ドレイン電極４に電気的に接続された画素電極９と、隣り合う画素の補助容量電極１０どうしを電気的に接続する、補助容量電極接続配線１２とを備えている。 （もっと読む）