【課題】窒化物半導体を用いた窒化物半導体装置における電極の信頼性を向上することができる窒化物半導体用電極およびそれを含む窒化物半導体装置を提供する。
【解決手段】窒化物半導体上に形成される電極であって、窒化物半導体上に形成される金属窒化物層と、金属窒化物層上に形成される第１金属層と、第１金属層上に形成される第２金属層とを備え、第１金属層は、金属窒化物層に含まれる金属と同一の金属元素を含む窒化物半導体用電極とおよびそれを含む窒化物半導体装置である。 （もっと読む）

【課題】仕事関数が所望の値に制御されたメタルゲート電極を備える半導体装置を提供する。
【解決手段】半導体基板２上に、ゲート絶縁膜４を介して、Ｎ等を含有する仕事関数制御層５、ＳｉまたはＡｌを含んだ中間層６、およびＭｏＮ層等の低抵抗層７が積層された構造を有するメタルゲート電極を形成する。その形成時には、ゲート絶縁膜４上に仕事関数制御層５、中間層６および低抵抗層７の各層の積層後、ゲート加工を行い、ＬＤＤ領域９、サイドウォール８およびソース・ドレイン領域１０を順に形成して、半導体基板２に導入した不純物の活性化アニールを行う。仕事関数制御層５と低抵抗層７との間に中間層６を設けたことにより、仕事関数制御層５へのあるいは仕事関数制御層５からのＮ等の拡散が抑制され、その仕事関数の変動が抑制されるようになる。 （もっと読む）

【課題】ＣＭＯＳを製造するにおいて、１つまたは２つの誘電体を有するデュアル金属ゲートを形成する場合の、本質的な製造プロセスの複雑さや費用が増加しない、製造が容易で信頼性のある、デュアル仕事関数を有する半導体デバイスの製造方法を提供する。
【解決手段】１つの金属電極から開始するデュアル仕事関数デバイスの簡単な製造方法およびそのデバイスを開示する。シングル金属シングル誘電体（ＳＭＳＤ）ＣＭＯＳ集積スキームが開示される。ゲート誘電体層１と誘電体キャップ層２および誘電体キャップ層２’’とを含む１つの誘電体スタックと、誘電体スタックを覆う１つの金属層とが、最初に形成され、金属−誘電体界面を形成する。誘電体スタックと金属層を形成した後、誘電体キャップ層２’’の、金属−誘電体界面に隣接する少なくとも一部が、仕事関数変調元素６を加えることにより選択的に変調される。 （もっと読む）

【課題】ゲートファーストプロセスで形成できる、金属化合物をゲート電極パターンとして使うｎチャネルＭＯＳトランジスタにおいて、ｐチャネルＭＯＳトランジスタのゲート電極パターンに使われる金属化合物に対し、前記ｎチャネルＭＯＳトランジスタのゲート電極パターンに使われる金属化合物の仕事関数差を増大させる。
【解決手段】ｎチャネルＭＯＳトランジスタは、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含み、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含む。 （もっと読む）

【課題】ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供する。
【解決手段】第１および第２領域１３、１４にゲート絶縁膜１７を介して第１金属を含む第１金属膜１８を形成する工程と、第１領域１３における第１金属膜１８を保護膜で被覆し、第２領域１４における第１金属膜１８を除去してゲート絶縁膜１７を露出させる工程と、第１金属膜１８上およびゲート絶縁膜１７上に第１金属と異なる第２金属を含む第２金属膜１９を形成する工程と、ゲート電極パターンを有するマスク材を用いて第２金属膜１９を異方性エッチングし、第２領域１４に第２ゲート電極を形成する工程と、第１金属膜１８および第２金属膜１９の露出部に酸化処理を施す工程と、第１領域１３における第１金属膜１８を異方性エッチングし、第１領域１３に第１ゲート電極を形成する工程とを具備する。 （もっと読む）

【課題】抵抗率が改善された、共形性の高い拡散バリアの、インシチュウによる構築を遂行する。
【解決手段】本発明の一態様では、処理チャンバと、シャワーヘッドと、ウエハ支持体と、ＲＦシグナル手段とを有していてもよい。シャワーヘッドを具備することにより、処理チャンバ内にガスを供給する。ウエハ支持体は、処理チャンバ内でウエハを支持するために具備される。シャワーヘッドに第１のＲＦシグナルを供給しまたウエハ支持体に第２のＲＦシグナルを供給するために、ＲＦシグナル手段がシャワーヘッドとウエハ支持体の両方に結合していてもよい。あるいは、ＲＦシグナル手段は、ウエハ支持体にＲＦシグナルを供給するためにウエハ支持体だけに結合していてもよい。本発明の態様を実施することによりアルミニウムや銅等のコンタクトメタルの拡散を防止する拡散バリアの能力を、向上させることができる。 （もっと読む）

【課題】メタルキャップ層の製造工程におけるパーティクルの発生や組成比の変動を抑制させて、半導体装置の信頼性と生産性を向上させた半導体装置の製造装置に関するものである。
【解決手段】成膜チャンバ３３は、第１カソード４０ａと第２カソード４０ｂを備え、各カソード４０ａ，４０ｂに、それぞれＺｒを含む第１ターゲット４２ａと、ＢＮを主成分とする第２ターゲット４２ｂを搭載する。そして、成膜チャンバ３３は、各外部電源を駆動して第１ターゲット４２ａと第２ターゲット４２ｂとを同時にスパッタし、第１絶縁層の表面と第１配線の表面、又は、第２絶縁層の表面と第２配線の表面に、ＺｒＢＮを主成分とするメタルキャップ層を成膜させる。 （もっと読む）

【課題】ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用する場合であっても、両方のゲート電極を同時に加工できる技術を提供する。
【解決手段】ｐチャネル型ＭＩＳＦＥＴ形成領域に改質膜１１を形成している。改質膜１１は、ポリシリコン膜９にリンを導入することにより形成されている。この改質膜１１は、ポリシリコン膜９よりもエッチング速度が速くなる性質がある。このことから、ｐチャネル型ＭＩＳＦＥＴ形成領域において、改質膜１１とポリシリコン膜９をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ポリシリコン膜９がすべてエッチングされずに一部が残存する。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚と、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚の差が緩和される。 （もっと読む）

【課題】相変化メモリ素子を提供する。
【解決手段】基板上に一方向に延伸しているワードラインと、ワードライン上に位置する第１半導体パターンと、第１半導体パターン上に位置するノード電極と、第１半導体パターンとノード電極との間に形成されたショットキーダイオードと、ノード電極上に位置する相変化抵抗体と、を備える半導体メモリ素子。 （もっと読む）

【課題】ＭＯＳトランジスタに十分な応力（ストレス）が加える半導体素子およびその製造方法を提供する。
【解決手段】半導体素子は、半導体基板１００と、半導体基板１００上に備えられたゲート電極１１４およびゲート電極１１４の側壁面に備えられたスペーサ１１６を含むゲート構造物１１０と、ゲート構造物１１０の両側の半導体基板１００内に形成されたソース／ドレーン領域１０２と、ゲート構造物１１０上エッチング停止膜１３０と、を含み、エッチング停止膜１３０は、スペーサ１１６上の第１領域１３０＿１およびゲート電極の上面上の第２領域１３０＿２を含み、第１領域１３０＿１の厚さは、第２領域１３０＿２の厚さの８５％以下である。 （もっと読む）

【課題】空気の層に基づくパッシベーションの膜の不整合性による不連続性の問題を解決し、高耐圧特性に優れたトランジスタの提供を課題とする。
【解決手段】ＩＩＩ−Ｖ族窒化物からなる半導体層と、その上に、ソース／ドレイン電極と、両サイドを前記ソース/ドレイン電極に挟まれ、かつゲート電極を備えるＩＩＩ−Ｖ族窒化物からなる半導体よりも高い誘電率を有する誘電体膜とが形成されており、前記ゲート電極が、前記誘電体膜の一部を窒化したものであり、さらにセカンドメタルで被覆されていることを特徴とするヘテロ接合電界効果型トランジスタ。 （もっと読む）

【課題】ゲート電極構造が異なるＮｃｈ絶縁ゲート型電界効果トランジスタとＰｃｈ絶縁ゲート型電界効果トランジスタのゲート電極形状を安定化させる。
【解決手段】半導体装置５０には、Ｎｃｈ ＭＩＳＦＥＴとＰｃｈ ＦＭＩＳＦＥＴが半導体基板１上に設けられる。半導体基板１上に、Ｎｃｈ ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、ゲート電極膜８、及び絶縁膜１０が積層形成される。半導体基板１上に、Ｐｃｈ ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、ゲート電極膜９、及び絶縁膜１０が積層形成される。ゲート電極膜９はゲート電極膜８よりもゲート電極膜同時加工時での補正膜厚分だけ薄く形成されている。 （もっと読む）

【課題】Ｎ−ｃｈトランジスタとＰ−ｃｈトランジスタとの境界の寸法制御性に優れ、工程数の増加を最小限に抑制しながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタのゲートパターンの高さが可能な限り揃った構造を実現する。
【解決手段】基板上のＨｉｇｈ−ｋ膜よりなる絶縁膜上にポリシリコンを形成する。該ポリシリコン膜をエッチングする際にハロゲン系ガスを用いた低バイアス処理を施すことにより、下地のＨｉｇｈ−ｋ膜の膜質を改善しながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタに独立した仕事関数を持つ金属電極を形成する。 （もっと読む）

【課題】MOSFET等のデバイスのための高誘電率膜の製造方法を提供する。
【解決手段】Si基板101上のSiO₂膜（又はSiON膜）102上にHf金属膜103をスパッタし、それを熱酸化処理してHfSiO膜104を形成する。その上にTi金属膜105をスパッタし、それを熱酸化処理して、TiO₂膜106を形成する。TiO_２膜106上に、TiN金属膜107を堆積させる。これら一連の処理は、大気に晒すことなく真空中で一貫して行われる。形成されたTiN/TiO₂/HfSiO/SiO₂/Si構造は、EOT<1.0nm, 低リーク電流, ヒステリシス<20mVを満たしている。 （もっと読む）

【課題】金属アミド、ケイ素前駆体及び窒素源ガスガスを前駆体として用いてプラズマ雰囲気下で循環式膜被着によって金属ケイ素窒化物膜を形成するための方法を提供する。
【解決手段】金属アミド前駆体をパルス送りする工程、未反応金属アミドをパージ除去する工程、プラズマ雰囲気下で反応チャンバ内に窒素源ガスを導入する工程、未反応窒素源ガスをパージ除去する工程、ケイ素前駆体をパルス送りする工程、未反応ケイ素前駆体をパージ除去する工程、プラズマ雰囲気下で反応チャンバ内に窒素源ガスを導入する工程、及び未反応窒素源ガスをパージ除去する工程を含む被着方法。 （もっと読む）

【課題】高誘電定数を有する物質からなるゲート絶縁膜を有する半導体素子及びそのゲート形成方法を提供する。
【解決手段】素子分離膜２０２によりアクティブ領域が画定されている半導体基板２００を提供する段階と、前記アクティブ領域上にゲート絶縁膜２０４を形成する段階と、前記ゲート絶縁膜２０４上にキャッピング膜２０６を形成する段階と、前記キャッピング膜２０６及び前記ゲート絶縁膜２０４を有する半導体基板２００に対してアニール工程を施す段階と、前記アクティブ領域の一部にフルシリサイドゲート２０８を形成する段階とを含む。 （もっと読む）

【課題】第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなるゲート絶縁膜を精度良く実現する。
【解決手段】Ｎ型ＭＩＳトランジスタＮＴｒは、半導体基板１００における第１の活性領域１００ａ上に形成された第１のゲート絶縁膜１０５ａと、第１のゲート絶縁膜上に形成された第１のゲート電極１０８ａとを備え、Ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板における第２の活性領域１００ｂ上に形成され、第１のゲート絶縁膜とは異なる絶縁材料からなる第２のゲート絶縁膜１０３ｂと、第２のゲート絶縁膜上に形成された第２のゲート電極１０８ｂとを備え、第１のゲート電極と第２のゲート電極とは、素子分離領域上において、上部領域が互いに電気的に接続されていると共に、下部領域が互いに第１のゲート絶縁膜と同じ絶縁材料からなる側壁絶縁膜１０５ｘｙを挟んで分離されている。 （もっと読む）

【課題】凹部を隙間無く充填する。
【解決手段】本発明は基板１１の表面の凹部１２が形成された面に、金属膜１５を形成する成膜工程と、金属膜にエッチングガスのイオンを入射させるエッチング工程とを交互に繰り返す。成膜工程で凹部１２に突き出すように形成されるオーバーハング部１９はエッチング工程で除去されるので、次の成膜工程の時に凹部１２の開口は塞がれておらず、凹部１２内部の金属膜１５を成長させることができる。 （もっと読む）

【課題】電気抵抗が低く、下部導電体と上部導電体間の拡散を防止する、拡散バリアフィルムの形成方法を提供する。
【解決手段】下部導電体１０２を含む基板１００上に層間絶縁膜１０４を形成する。これに形成された開口部１０６に補助拡散バリア膜１０８を形成する。この上に拡散バリアフィルム１２０を形成する。この膜は、金属有機化学気相蒸着法による金属窒化物で形成され、部分的にプラズマ処理される。この結果、プラズマ処理された層とプラズマ処理されない層の積層膜となる。これにより、拡散バリアフィルムの比抵抗を減少させると共に、優れたバリア特性を有することができる。さらにこの上に粘着金属層１２２、第１アルミニウム膜１３０、第２アルミニウム膜１３２を形成する。これらの膜をパターンニングして上部導電体とプラグとする。 （もっと読む）

【課題】製造工程数を削減すると共に生産性を向上させる。
【解決手段】ＴＦＴアレイ基板１１は、絶縁基板２１を備えている。絶縁基板２１上には、一部にポリシリコン層２２が形成されている。このポリシリコン層２２は、ＴＦＴ素子１４を構成する、チャネル領域２２ａ、ソース領域２２ｂ及びドレイン領域２２ｃを有している。ポリシリコン層２２上には、ソース領域２２ｂ及びドレイン領域２２ｃのそれぞれ一部を覆うように配線層２３が形成されている。配線層２３並びに配線層２３が積層されていないポリシリコン層２２には、両者の表面を覆うようにゲート絶縁膜２４が形成されている。ゲート絶縁膜２４上には、ゲート絶縁膜２４を介してチャネル領域２２ａに対向する位置にゲート電極層２５が形成されている。ゲート絶縁膜２４表面の一部には、キャパシタ上部電極層２６が形成されている。 （もっと読む）