【課題】良好な半導体装置およびそのような半導体装置を作製するための良好な方法を提供する。
【解決手段】半導体装置は、主電極（４）と主電極（４）に接触した誘電体（３）を含み、主電極（４）は、所定の仕事関数を有する材料と、主電極（４）の材料の仕事関数を予め決められた値に向かって変調する仕事関数変調元素（６）とを含み、更に、主電極（４）は、仕事関数変調元素（６）が誘電体（３）に向かっておよび／または誘電体（３）中に拡散するのを防止する拡散防止ドーパント元素（５）を含む。 （もっと読む）

【課題】 本発明は、半導体プロセスに関する。より具体的には、本発明は、化学気相成長法によって形成される金属含有膜を半導体素子に集積する方法に関する。
【解決手段】 たとえばゲートスタックのような、半導体素子中の金属含有膜を集積する方法。一の実施例では、当該方法は、処理チャンバ内に基板を供する手順、その基板をタングステンカルボニル含有ガスに曝露することによって、その基板上に、第１基板温度でタングステン含有膜を成膜する手順、第１基板温度よりも高温である第２基板温度でタングステン含有膜を熱処理することで、そのタングステン含有膜から一酸化炭素を除去する手順、及びその熱処理されたタングステン含有膜上にバリヤ層を形成する手順、を有する。タングステン含有膜の例には、Ｗ、ＷＮ、ＷＳｉ、及びＷＣが含まれる。他の実施例は、Ｎｉ、Ｍｏ、Ｃｏ、Ｒｈ、Ｒｅ、Ｃｒ又はＲｕを含む金属含有膜を、各金属元素に対応した金属カルボニル先駆体から堆積する手順を有する。 （もっと読む）

【課題】 ダマシンゲート技術等を用いてゲート電極が作製される半導体装置において、半導体装置の微細化等を可能にする。
【解決手段】 Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの一方のゲート電極は第１の金属含有膜Ｆ１及び第１の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成され、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの他方のゲート電極は第３の金属含有膜Ｆ３及び第３の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成されている。 （もっと読む）

半導体デバイスを製作する方法は、第１のドーパント濃度を有する第１の伝導型の第１の半導体層を形成すること、および第１の半導体層上に第２の半導体層を形成することを含む。第２の半導体層は、第１のドーパント濃度よりも低い第２のドーパント濃度を有する。第２の半導体層を貫通して延びて第１の半導体層に接触する第１の伝導型の打込み領域を形成するように、第２の半導体層中にイオンが打ち込まれる。第１の電極が第２の半導体層の打込み領域上に形成され、第２の電極が、第２の半導体層の非打込み領域上に形成される。関連したデバイスも述べられる。
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【課題】本発明では、酸素欠損を低減させ、信頼性を改善した半導体装置およびその製造方法を提供することを目的とする。
【解決手段】第１の発明の半導体装置は、基板と、基板に形成された半導体領域と、半導体領域上に形成され、１種以上の第１金属元素の酸化物で形成された絶縁膜と、絶縁膜上に形成され、酸化物の生成自由エネルギーについて第１金属元素よりも大でありかつ金属状態である第２金属元素、および第１金属元素の酸化物で形成された遷移層と、遷移層上に形成された電極と、電極をゲート長方向に挟む半導体領域に形成されたソース・ドレイン領域とを備えたことを特徴とする。 （もっと読む）

【課題】ランタンアルミニウム酸化物を絶縁膜として用いた半導体装置において、この絶縁膜に積層する電極として必要な特性を満たすと共に、各種半導体装置製造過程を経てもその絶縁膜特性を劣化させることのないゲート電極を見出し、微細化に対応可能なスタック構造を有する半導体装置を提供する。
【解決手段】本発明の一実施形態に係るＣＭＯＳ回路は、ｎＭＩＳは、ランタンアルミニウム酸化物を用いたゲート絶縁膜１９、ＬａｘＡｌ１−ｘ（但し０．２１≦ｘ≦０．３３）で表されるランタンアルミニウム合金を用いたゲート電極２１、及びソース及びドレイン領域３５とを具備し、ｐＭＩＳは、ランタンアルミニウム酸化物を用いたゲート絶縁膜１９、ＬａｘＡｌ１−ｘＮｙＨｚ（但し０．２１≦ｘ≦０．３３、０．１５≦ｙ≦０．５、０≦ｚ≦０．１）で表されるランタンアルミニウム合金を用いたゲート電極２１を具備する。 （もっと読む）

本発明は、式（Ｌ_１）_ｙＭ（Ｌ_２）_ｚ−ｙ（ここで、Ｍは第５族金属又は第６族金属であり、Ｌ_１は置換又は非置換アニオン性６電子供与体リガンドであり、Ｌ_２は同じか異なり、かつ、（ｉ）置換若しくは非置換アニオン性２電子供与体リガンド、（ｉｉ）置換若しくは非置換カチオン性２電子供与体リガンド、又は（ｉｉｉ）置換若しくは非置換中性２電子供与体リガンドであり、ｙは整数１であり、ｚはＭの原子価であり、Ｍの酸化数とＬ_１及びＬ_２の電荷との合計は０に等しい）で表される有機金属化合物、有機金属化合物を製造する方法並びに有機金属前駆体化合物の熱的又はプラズマ強化解離により基体上に金属及び／又は金属炭化物／窒化物層を堆積する方法に関する。 （もっと読む）

【課題】セル面積の縮小化とともに、シェアードコンタクト形成時のゲート電極側部に形成されたサイドウォールの膜減りによる半導体基板への突き抜けを防止する。
【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極１３が形成され、その両側にサイドウォール１５，１６が形成され、ゲート電極１３両側の半導体基板にソース・ドレイン１７，１８が形成されている半導体基板上に、ゲート電極１３、ソース・ドレイン１７，１８等を被覆する犠牲膜２３を形成する工程と、犠牲膜２３にゲート電極１３上から一方側のソース・ドレイン１８上を開口するシェアードコンタクト２４を形成する工程と、シェアードコンタクト２４の内部にゲート電極１３と一方側のソース・ドレイン１８に接続する導電性プラグ２６を形成する工程と、犠牲膜２３を除去する工程とを備えたことを特徴とする。 （もっと読む）

【課題】デュアルダマシンメタライゼーションにおいて、Ｃｕ配線構造のバリア材料を絶縁層の表面上のみに選択的に形成し、接続構造部のエレクトロマイグレーションを抑制するとともに、下層導電層との接続抵抗を低減する選択的堆積方法を提供する。
【解決手段】Ｃｕ層２０上の絶縁層１４，１５をエッチングしてトレンチとビアを開孔する。ビア底部のＣｕ層の表面１０に原子層成長（ＡＬＤ）ブロック層を形成する。この後、原子層成長（ＡＬＤ）法を用いてＴｉＮバリア材料２６を絶縁層表面１２、１３に堆積する。ブロック層により、ビア底部のＣｕ層の表面にはバリアは形成されないため、ビア底部のＣｕは露出した状態のままである。開口部内にＣｕ１８を充填するとＣｕ層に直接接続することが出来る。 （もっと読む）

【課題】同一の材料のメタルゲート電極をｎ型ＭＯＳ領域およびｐ型ＭＯＳ領域に用いて高精度で仕事関数を制御することができるＣＭＯＳ型の半導体装置を提供すること。
【解決手段】半導体基板１０の主面に形成されたｎＭＯＳ領域３７およびｐＭＯＳ領域３８を含むＣＭＯＳ型の半導体装置であって、ｎＭＯＳ領域３７は、ＷＳｉ膜１７を含むメタルゲート電極２３を有し、ｐＭＯＳ領域３８は、ＷＳｉＮ膜３５を含むメタルゲート電極２５を有し、ＷＳｉＮ膜３５のＮ量を制御してその仕事関数を制御し、ｐＭＯＳ領域３８におけるゲート電極２５の閾値を制御する。 （もっと読む）

【課題】素子が微細化されても優れたプロセス安定性を有し、かつシリサイドが形成された領域での抵抗増大を抑制する。
【解決手段】基板主表面側に絶縁膜によって区分されたシリコン領域を形成する工程と、このシリコン領域表面にシリコン酸化膜を形成する工程と、このシリコン酸化膜を形成した基板上に第１の金属及び第２の金属の混合膜を形成する工程と、熱処理によりシリコン領域に形成されたシリコン酸化膜を第２の金属によって還元する工程と、熱処理により第１の金属とシリコン領域のシリコンとを反応させてシリコン領域の表面にのみシリサイド膜を形成する工程とを有し、第１の金属はＣｏ、Ｎｉ、Ｐｔ又はＰｄであり、第２の金属はＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒである。 （もっと読む）

【課題】簡便な構成で、チャネル活性層として結晶性シリコン層を有する薄膜トランジスタの特性のバラツキを抑制した表示装置を提供する。
【解決手段】本発明の一態様に係る表示装置は、絶縁基板１上に形成されたポリシリコン層２と、絶縁基板１上に、ソース線を含み、ポリシリコン層２のソース領域２ａ及びドレイン領域２ｃの上に形成された配線層３と、ポリシリコン層２及び配線層３上に形成されたゲート絶縁層４と、ゲート絶縁層４上に形成され、ゲート線と、ポリシリコン層２のチャネル領域２ｂに対応して形成されたゲート電極５と、配線層３の一部に対応して形成されたキャパシタ電極６とを含むゲート電極層１１と、ゲート電極層１１上に形成された層間絶縁層７と、層間絶縁層７上に形成され、ゲート絶縁層４及び層間絶縁層７に設けられたコンタクトホール９を介してドレイン領域２ｃに接続された画素電極を含む画素電極層８とを備えるものである。 （もっと読む）

【課題】II-Vグループ（またはII-IV-Vグループ）化合物接触層のある半導体発光装置および同装置の製造方法を提供する。
【解決手段】基板、第1伝導型半導体材料層、発光層、第1電極、第2伝導型半導体材料層、II-Vグループ（またはII-IV-Vグループ）化合物接触層、透明伝導層および第2電極が含まれ、II-Vグループ（またはII-IV-Vグループ）化合物接触層が存在することによって、第2伝導型半導体材料層および透明伝導層の間のオーム接触を改善する。 （もっと読む）

【課題】銅膜とその下地膜との密着性がよく、配線間の抵抗の小さな半導体装置の製造方法等を提供する。
【解決手段】大気中の水分を吸収した多孔質の絶縁層（ＳｉＯＣ膜１１）にトレンチ１００の形成された基板（ウエハＷ）を処理容器内に載置し、バルブメタルからなる第１の下地膜（Ｔｉ膜１３）を被覆する。絶縁層から放出された水分により、絶縁層と接する第１の下地膜の表面が酸化されてパッシベーション膜１３ａが形成される。一方、第１の下地膜の表面をバルブメタルの窒化物または炭化物からなる第２の下地膜に被覆し、その表面に銅の有機化合物を原料とするＣＶＤにより銅膜１５を成膜する。 （もっと読む）

【課題】高出力及び高輝度、高寿命の半導体発光素子を提供する。
【解決手段】第１／第２導電型半導体層上に其々第１／第２電極を、同一面側に備えた半導体発光素子であり、第１電極は、第１台座部とこれを基点として同方向に延びる２以上の第１延伸部とを備え、第２電極は、第２台座部とこれから第１台座部に近づくように第１延伸部と略同方向に延びる第２延伸部とを備え、２以上の第１延伸部は、其々同方向部分に、第２電極における第１台座部から最も遠い端部を越えて素子外周方向に配置された終端部を有し、一方の第１延伸部は同方向部分に第１台座部が設けられ、他方の第１延伸部は同方向部分で、第１電極と第２電極との間隔が最短となるように配置され、第２延伸部は、他方の第１延伸部の同方向部分と第２台座部との最短間隔及び他方の第１延伸部の同方向部と第２延伸部との最短間隔が同じになるように第２台座部から延伸してなる半導体発光素子。 （もっと読む）

【課題】ＢＴＳ試験の影響のない半導体構造を有する高電圧ＭＯＳ素子を提供する。
【解決手段】高電圧ＭＯＳ素子は、基板上に横たわった第１高電圧ウェル（ＨＶＷ）領域２４と、基板上に横たわった第２ＨＶＷ領域２６と、基板上に横たわり、第１・第２ＨＶＷ領域の導電型とは反対の導電型となり、かつ、少なくとも一部が第１ＨＶＷ領域と第２ＨＶＷ領域との間に設けられる第３ＨＶＷ領域２８と、第１・第２・第３ＨＶＷ領域の中に設けられた絶縁領域３０と、第１ＨＶＷ領域から第２ＨＶＷ領域まで覆いかつ延伸するゲート誘電体と、ゲート誘電体上に設けられたゲート電極３８と、絶縁領域上に設けられ、前記ゲート電極から電気的に絶縁された遮蔽パターン４２と、を備える。ゲート電極と遮蔽パターンとの間隔は、好ましくは約０．４μｍ未満である。遮蔽パターンは、好ましくはゲート電極に印加されるストレス電圧よりも低い電圧に接続される。 （もっと読む）

【課題】Ｅ―ＦＥＴおよびＤ−ＦＥＴのそれぞれに求められる特性を両立する。
【解決手段】本発明に係る半導体装置１００は、半導体基板１０１上に形成されるチャネル層１０４と、チャネル層１０４上に形成される電子供給層１０５と、電子供給層１０５上に形成される第１のショットキー層１０７と、第１のショットキー層１０７上に形成される第２のショットキー層１０８と、第１のショットキー層１０７上に形成され、第１のショットキー層１０７とショットキー接合する第１のゲート電極１１４と、第１のゲート電極１１４を挟むように形成されるオーミック電極１１５ｃと、第２のショットキー層１０８上に形成され、第２のショットキー層１０８とショットキー接合し、第１のゲート電極１１４と異なる材料で形成される第２のゲート電極１１５ａと、第２のゲート電極１１５ａを挟むように形成されるオーミック電極１１５ｄとを備える。 （もっと読む）

【課題】ＣＶＤ法により上部電極を成膜する際の下地層へのダメージを防止する半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１１上の層間絶縁膜１６に設けられた凹部１７の内壁を覆う状態で、層間絶縁膜１６上にゲート絶縁膜１８を形成する工程と、ゲート絶縁膜１８上に、仕事関数を制御する第１ゲート電極層１９ａを形成する第１工程と、第１ゲート電極層１９ａ上に、下地層へのバリア性を有する第２ゲート電極層１９ｂを形成する第２工程と、第２ゲート電極層１９ｂが設けられた凹部１７を埋め込む状態で、第２ゲート電極層１９ｂ上に、化学的気相成長法により、第１ゲート電極層１９ａよりも抵抗の低い第３ゲート電極層１９ｃを形成する第３工程とを行うことを特徴とする半導体装置の製造方法と半導体装置である。 （もっと読む）

【課題】金属−絶縁物−半導体電界効果トランジスタの製造において、基板材料のバンドギャップの中間付近の仕事関数を有し、フッ素による問題を除去し、ボロンのしみ込みを防ぎ、また、複雑かつ余計な工程段階を使用することのない、ゲート電極を形成する。
【解決手段】金属半導体窒化ゲート電極（４０、７０）が、半導体デバイス（６０）において使用するために形成される。ゲート電極（４０、７０）は、スパッタデポジション、低圧化学蒸着（LPCVD）またはプラズマエンハンスト化学蒸着（PECVD）により形成できる。その材料は、シリコン含有化合物の類をエッチングし、従来のハロゲン基エッチング化学物質にエッチングされる。金属半導体窒化ゲート電極（４０、７０）は、比較的安定であり、従来のゲート電極よりも比較的薄く形成できる。また、基板（１２）の物質のバンドギャップの中間付近の仕事関数を有する。 （もっと読む）

【課題】ビアホールを有する半導体装置及びその製造方法において、ビアホール内におけるバリア層の被覆不足防止とビア抵抗を制御することの両者を同時に達成することを目的とする。
【解決手段】その表面上にパッド電極３を有する半導体基板１を準備する。次に、半導体基板１の裏面から表面方向にエッチングし、パッド電極３を露出させるビアホール８を形成する。次に、スパッタリング法またはＰＶＤ法、及び逆スパッタリング（エッチング）によりビアホール８内に第１のバリア層１１を形成する。この逆スパッタリングによりビアホール８底部のバリア層が除去され、パッド電極３が露出される。次に、ビアホール内で露出したパッド電極３上に第２のバリア層１２を形成する。第２のバリア層１２の膜厚のみを調節することでビア抵抗を制御する。 （もっと読む）