高誘電率ゲート誘電体を有するＮＭＯＳ及びＰＭＯＳトランジスタを含む相補型金属酸化物半導体集積回路が半導体基板上に形成される。ゲート誘電体上に金属障壁層が形成される。金属障壁層上に仕事関数設定金属層が形成され、仕事関数設定金属層上にキャップ金属層が形成される。
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【課題】 ダマシン構造のゲート電極を備えたＭＩＳ型ＦＥＴにおいて、高い電流駆動能力と低消費電力とを有するＭＩＳ型ＦＥＴの製造方法を提供する。
【解決手段】 シリコン基板１の表面部にソース／ドレイン拡散層（１４，１５）を形成し、その表面にシリサイド層１７を形成する。そして、ゲート側壁（１２，１３）で区画されたゲート開口溝２０底部のシリコン基板１表面に、５５０℃以下の温度で界面層２１を形成し、ゲート開口溝２０内、界面層２１および層間絶縁膜１９を被覆するようにＨｉｇｈ−ｋ膜２２を堆積させ、酸化性雰囲気中５５０℃以下の温度での熱処理を施す。そして、全面を被覆する導電体膜２３およびメタル膜２４を形成した後、ＣＭＰ法により層間絶縁膜１９上の不要部分を研磨除去しダマシン構造のメタルゲート電極を備えたＭＩＳ型ＦＥＴを形成する。 （もっと読む）

本発明は、金属及び更なる元素の両方を含有する化合物を含むゲート領域（１Ｄ、２Ｄ）を有するＮＭＯＳＴ１及びＰＭＯＳＴ２を備えるＣＭＯＳデバイス（１０）に関する。本発明によれば、第１及び第２導電材料はいずれも、モリブデン及びタングステンを含むグループから選択される金属を前記金属として含む化合物を備えると共に、炭素、酸素、カルコゲナイドを含むグループから選択される元素を前記更なる元素として含んでいる。第１及び第２導電材料はいずれも、モリブデン及び炭素または酸素から成る化合物を含むことが好ましい。また本発明は、かかるデバイスを製造する魅力的な方法も提供する。
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【目的】 点欠陥の集合によるボイドがＣｕ配線内に形成しないようにすることを目的とする。
【構成】 基体上に絶縁膜を形成する絶縁膜形成工程（Ｓ１０２〜Ｓ１１０）と、前記絶縁膜に開口部を形成する開口部形成工程（Ｓ１１２）と、前記絶縁膜表面と前記開口部とにシード膜を形成するシード膜形成工程（Ｓ１１６）と、前記シード膜を電極として第１の電流密度となる電流を流し、前記開口部に導電性材料をめっき法により堆積させる第１のめっき工程（Ｓ１１８）と、前記第１のめっき工程後、前記第１の電流密度より小さい第２の電流密度となる電流を流し、前記絶縁膜表面上に前記導電性材料をめっき法により堆積させる第２のめっき工程（Ｓ１２０）と、前記第２のめっき工程後、前記導電性材料が堆積した基体をアニール処理するアニール工程（Ｓ１２４）と、を備えたことを特徴とする。 （もっと読む）

窒化物および充填層を含む犠牲ゲート構造は、金属ゲート電極と置換される。金属ゲート電極は、充填層で被覆された窒化物層で再度被覆される。窒化物および充填層の置換によって、歪みが再導入され、エッチング停止層が提供される。
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拡散バリア膜と金属膜との間の接着性を改善するための方法が提唱される。拡散バリア膜及び金属膜の両方は、いずれかのシークエンスで、半導体基板上へ堆積される。拡散バリア膜又は金属膜のいずれか一方である第一膜（第一膜は、基板の表面領域の少なくとも一部で暴露される）を有する基板は、酸素含有リアクタントに暴露され、第一膜の露出部分に酸素含有基又は酸素原子の約１の単層の表面終端を生成する。次いで、第二膜（これは、拡散バリア膜及び金属膜のうち他方である）が基板上に堆積される。さらに、酸素架橋構造が提唱され、該構造は、拡散バリア膜及び該拡散バリア膜との界面を有する金属膜を含む（ここで、界面は、酸素原子の単層を含有する）。
【課題】
【解決手段】
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本発明は、新規な１，３−ジイミンおよび１，３−ジイミン銅錯体ならびに原子層蒸着法における基材上または多孔性固体中もしくは多孔性固体上での銅の蒸着のための１，３−ジイミン銅錯体の使用に関する。 （もっと読む）

本発明は、新規な１，３−ジイミン銅錯体および原子層蒸着法における基材上または多孔性固体中もしくは多孔性固体上での銅の蒸着のための１，３−ジイミン銅錯体の使用に関する。 （もっと読む）

【課題】 機械的強度に優れると共に、低抵抗であって且つ絶縁膜に対する密着性の高いバリアメタル膜を有する半導体装置を提供する。
【解決手段】 基板（１）上に形成された絶縁膜（６）と、絶縁膜（６）中に形成された埋め込み金属配線（１０）と、絶縁膜（６）と金属配線（１０）との間に形成されたバリアメタル膜（Ａ１）とを備えた半導体装置において、バリアメタル膜（Ａ１）は、絶縁膜（６）が存在している側から金属配線（１０）が存在している側へ向かって順に積層されている金属酸化物膜（７）、金属化合物膜（８）及び金属膜（９）よりなる。金属化合物膜（８）の弾性率は、金属酸化物膜（７）の弾性率よりも大きい。 （もっと読む）

半導体形成プロセスでは、第１及び第２トランジスタを第１及び第２ウェル領域のそれぞれの上に形成し、第１トランジスタは第１ゲート誘電体を有し、そして第２トランジスタは第１ゲート誘電体とは異なる第２ゲート誘電体を有する。第１トランジスタは第１ゲート電極を有し、そして第２トランジスタは第２ゲート電極を有する。第１及び第２ゲート電極は組成が同じである。第１ゲート誘電体及び第２ゲート誘電体は共に、酸化ハフニウム及び酸化アルミニウムのような高ｋ誘電体を含むことができる。第１及び第２ゲート電極は共に、ゲート電極層を該当するゲート誘電体の上に含む。ゲート電極層は、ＴａＳｉＮ及びＴａＣのいずれかであることが好ましい。第１及び第２ゲート電極は共に、導電層をゲート電極層の上に含むことができる。このような一の実施形態では、導電層はポリシリコン及びタングステンからなる。
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一の実施形態では、ゲート誘電体層（１８）を基板（１０）の上に形成し、次に第１金属層（２６）を、ゲート誘電体層（１８）の内、第１素子タイプが形成される予定の部分の上に選択的に堆積させる。第１金属層（２６）とは異なる第２金属層（２８）は、ゲート誘電体層（１８）の内、第２素子タイプが形成される予定の露出部分の上に選択的に形成される。第１及び第２素子タイプの各々は異なる仕事関数を有することになる、というのは、第１及び第２素子タイプの各々が、ゲート誘電体と直接コンタクトする異なる金属を含むことになるからである。一の実施形態では、第１金属層（２６）の選択的堆積は、ＡＬＤにより、かつ阻止層（２４）を使用することにより行なわれ、阻止層は、第１金属層（２６）を、ゲート誘電体層（１８）の内、阻止層（２４）によって覆われない部分の上にのみ選択的に堆積させることができるようにゲート誘電体層（１８）の上に選択的に形成される。 （もっと読む）

半導体素子（１０）を形成する方法では、一の表面を有する基板（２０）を設け、絶縁層（２２）を基板（２０）の表面の上に形成し、第１パターニング済み導電層（３０）を絶縁層（２２）の上に形成し、第２パターニング済み導電層（３２）を第１パターニング済み導電層（３０）の上に形成し、パターニング済み非絶縁層（３４）を第２パターニング済み導電層（３２）の上に形成し、そして第１及び第２パターニング済み導電層（３０，３２）の一部分を選択的に除去して、半導体素子（１０）の切り欠き制御電極を形成する。
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【課題】 炭化金属を含むゲート電極を含む少なくとも１つのＦＥＴを含む相補型金属酸化膜半導体（ＣＭＯＳ）などの半導体デバイスおよび形成方法を提供することにある。
【解決手段】 このＣＭＯＳは、ある金属とある金属の炭化物によって二重仕事関数が与えられる、二重仕事関数の金属ゲート電極を含む。 （もっと読む）

ソース／ドレイン領域の少なくともその幅が最も大きい部分では半導体領域の幅よりも大きく、かつソース／ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置とする。
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高温で顕著に変化しないn型またはp型の仕事関数を有する遷移金属合金の実施例を示した。示された遷移金属合金は、トランジスタのゲート電極として使用しても良く、ゲート電極の一部を構成しても良い。これらの遷移金属合金を用いて、ゲート電極を形成する方法についても示した。
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【課題】低抵抗且つ高バリア性を有するバリアメタルを提供する。
【解決手段】バリアメタル２０₁ が、配線溝１６の底面及び側壁の表面に沿って形成された膜厚１６ｎｍのＴａＮ_0.87膜３１と、ＴａＮ_0.87膜上に形成され、配線溝１６に埋め込み形成されたＣｕダマシン配線１７に接する膜厚４ｎｍのＴａＮ_1.19膜３２とから構成されている。 （もっと読む）

【課題】　配線抵抗による電圧降下の影響や画素への信号の書き込み不良や階調不良などを防止し、より高画質のＥＬ表示装置や液晶表示装置を代表とする表示装置を提供することを課題とする。
【解決手段】　本発明はＥＬ表示装置や液晶表示装置を代表とする表示装置に用いられる電極や配線として、Ｃｕを有する配線を設ける。また、該配線のＣｕを主成分とする導電膜は、マスクを用いたスパッタ法により形成する。このような構成により、電圧降下や信号のなまりを低減することができる。 （もっと読む）