【課題】結晶性、層数を制御する。
【解決手段】基板１１上に絶縁層１２を介して形成した活性層１３にフラーレン分子１４を堆積する工程と、活性層１３およびフラーレン分子１４を加熱して炭化物層１５を形成する工程と、炭化物層１５をさらに加熱する工程と、を有するグラフェンシート１６の製造方法によって、基板１１上に絶縁層１２を介して形成した活性層１３にフラーレン分子１４が堆積され、活性層１３およびフラーレン分子１４を加熱して炭化物層１５が形成され、炭化物層１５がさらに加熱されて、ドメイン数が少なく高い結晶性を持つグラフェンシート１６が形成される。 （もっと読む）

【課題】それぞれが最適なゲート絶縁膜及びゲート電極を有するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴを備え且つ不良の原因となるポリシリコン膜残渣が発生することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０の第１領域１０Ａの上に形成された第１のゲート絶縁膜１３Ａと、第１のゲート絶縁膜１３Ａの上に形成された第１のゲート電極１４Ａと、半導体基板１０の第２領域１０Ｂの上に形成された第２のゲート絶縁膜１３Ｂと、第２のゲート絶縁膜１３Ｂの上に形成された第２のゲート電極１４Ｂとを備えている。第１のゲート絶縁膜１３Ａは、第１の金属を含む第１の材料からなる第１の絶縁膜を有し、第２のゲート絶縁膜１３Ｂは、第１の材料と第２の金属を含む第２の材料とが混合された第２の絶縁膜を有する。 （もっと読む）

【課題】ｎチャネル及びｐチャネルのゲート構造が異なり且つメタルゲート電極を有する半導体装置において、ゲート電極パターン形成時のドライエッチングでゲート絶縁膜の突き抜けが発生しないようにする。
【解決手段】ゲート絶縁膜１０５と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１がゲート電極１５１の一部として形成されないｎチャネル領域１０３上に、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にオーバーエッチング吸収層として機能する第１ゲート電極材料膜（ポリシリコン膜）１０７を予め形成しておく。 （もっと読む）

【課題】駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減する。
【解決手段】ゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第２の導電部１０８Ｂとを含む。第１の導電部１０８Ａの第１の仕事関数と第２の導電部１０８Ｂの第２の仕事関数とが異なっている。 （もっと読む）

【課題】 メタルゲート電極及び高誘電率ゲート絶縁膜を用いたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの双方において適正なしきい値電圧を得る。
【解決手段】 半導体基板３０の表面部に形成された第１及び第２の半導体領域１０，２０と、第１の半導体領域１０上に形成された、Ｌａ及びＡｌを含む第１のゲート絶縁膜１１及び第１のゲート電極１２を有するｎ型ＭＩＳトランジスタと、第２の半導体領域２０上に形成された、Ｌａ及びＡｌを含む第２のゲート絶縁膜２１及び第２のゲート電極２２を有するｐ型ＭＩＳトランジスタと、を備えた相補型半導体装置であって、第２のゲート絶縁膜２２における原子濃度比Ａｌ／Ｌａが、第１のゲート絶縁膜１１における原子濃度比Ａｌ／Ｌａよりも大きい。 （もっと読む）

【課題】リーク電流の増大や被膜性の劣化やトランジスタ特性の劣化等のエッチングに伴う不具合を防ぐことが可能な半導体装置およびその製造方法を提供する。
【解決手段】ＣＭＯＳトランジスタ５００は、ゲート電極２０２を有するＮ型ＭＯＳトランジスタおよびゲート電極２０１を有するＰ型ＭＯＳトランジスタを同一の半導体基板１上に備え、ゲート電極２０２は、ゲート絶縁膜５と多結晶シリコン層６１と金属層６２と多結晶シリコン層６３とを含み、ゲート電極２０１は、ゲート絶縁膜５と金属層６２と多結晶シリコン層６３とを含む。 （もっと読む）

【課題】ＣＭＯＳを製造するにおいて、１つまたは２つの誘電体を有するデュアル金属ゲートを形成する場合の、本質的な製造プロセスの複雑さや費用が増加しない、製造が容易で信頼性のある、デュアル仕事関数を有する半導体デバイスの製造方法を提供する。
【解決手段】１つの金属電極から開始するデュアル仕事関数デバイスの簡単な製造方法およびそのデバイスを開示する。シングル金属シングル誘電体（ＳＭＳＤ）ＣＭＯＳ集積スキームが開示される。ゲート誘電体層１と誘電体キャップ層２および誘電体キャップ層２’’とを含む１つの誘電体スタックと、誘電体スタックを覆う１つの金属層とが、最初に形成され、金属−誘電体界面を形成する。誘電体スタックと金属層を形成した後、誘電体キャップ層２’’の、金属−誘電体界面に隣接する少なくとも一部が、仕事関数変調元素６を加えることにより選択的に変調される。 （もっと読む）

【課題】微細化されても、ＥＯＴの増膜が抑制され、且つ、良好な品質を有する高誘電率膜を備えた信頼性の高い半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、半導体基板１内に形成された第１導電型の第１の領域３及び第２導電型の第２の領域４と、半導体基板１上であって、第１の領域３及び第２の領域４の上に形成されたゲート絶縁膜５と、ゲート絶縁膜5上に形成された保護膜６と、保護膜６のうち第１の領域３の上に設けられた部分上に形成され、金属からなる第１のゲート電極９と、保護膜６のうち第２の領域４の上に設けられた部分上に形成された第２のゲート電極１２とを備えている。ゲート絶縁膜５及び保護膜６は、高誘電率膜からなる。 （もっと読む）

【課題】ＦｉｎＦＥＴにおいて、従来のＦｉｎＦＥＴの構造に比してさらにチャネルに応力を印加することができる半導体装置を提供すること。
【解決手段】Ｓｉ基板１と、フィン１１、フィン１１の延在方向に平行な面上にゲート絶縁膜１３を介して形成される所定の幅のゲート電極１４、およびフィン１１の延在方向に平行な面上のゲート電極１４の両側に形成されるソース／ドレイン領域を含むＦｉｎＦＥＴ１０ｎ，１０ｐと、を備え、ゲート電極１４上に形成され、応力印加層３１，３２の形成温度と室温での線膨張係数の差が、フィン１１の形成温度と室温での線膨張係数の差と異なる導電性材料によって形成される応力印加層３１，３２と、応力印加層３１，３２上に形成され、フィン１１よりもヤング率の大きい導電性材料からなるプラグ層３３，３４と、を備える。 （もっと読む）

【課題】ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供する。
【解決手段】第１および第２領域１３、１４にゲート絶縁膜１７を介して第１金属を含む第１金属膜１８を形成する工程と、第１領域１３における第１金属膜１８を保護膜で被覆し、第２領域１４における第１金属膜１８を除去してゲート絶縁膜１７を露出させる工程と、第１金属膜１８上およびゲート絶縁膜１７上に第１金属と異なる第２金属を含む第２金属膜１９を形成する工程と、ゲート電極パターンを有するマスク材を用いて第２金属膜１９を異方性エッチングし、第２領域１４に第２ゲート電極を形成する工程と、第１金属膜１８および第２金属膜１９の露出部に酸化処理を施す工程と、第１領域１３における第１金属膜１８を異方性エッチングし、第１領域１３に第１ゲート電極を形成する工程とを具備する。 （もっと読む）

【課題】炭化珪素基板との密着性がよく、ショットキーバリアハイトのばらつきが小さいとともに逆方向電圧印加時のリーク電流が少ない炭化珪素ショットキーバリアダイオードを実現することを課題とする。
【解決手段】炭化珪素と金属とのショットキー電極界面が炭化金属と金属シリサイド、金属とシリコンと炭素の３元系化合物又はこれらの混合物であることを特徴とするJBS（Junction Barrier controlled Schottky diode：接合障壁ショットキーダイオード）構造の炭化珪素ショットキーバリアダイオードである。 （もっと読む）

【課題】 本発明は、金属元素を有する絶縁膜の界面特性を向上させる半導体装置の製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、下層、Ge層、Ge酸化物層、上層の順に積層された構造を形成する工程と、熱処理を用いてGe酸化物層及びGe層を除去して、上層と下層とを直接接合させる工程とを有し、上層及び下層の何れかは金属元素を有する絶縁物で形成されることを特徴とする。 （もっと読む）

【課題】 ゲート電極上のシリサイド膜の断線を抑制する。
【解決手段】 ソース・ドレイン領域をデュアルシリサイド構造とし、ゲート電極の仕事関数はｎ型ＭＩＳトランジスタ、ｐ型ＭＩＳトランジスタそれぞれの有するメタルゲート電極により定める構造とし、且つ、メタルゲート電極上の多結晶シリコン層は共通のｎ＋ドーピング層とし、ゲート上シリサイド膜はn型領域に対しショットキー障壁が低くなる材料で形成する。 （もっと読む）

【課題】半導体装置の製造コストを低減する。
【解決手段】半導体装置の製造方法は、高誘電率膜が形成された基板を処理室内に搬入するステップと、前記処理室に接続されたプラズマユニットによるプラズマによって活性化した窒素原子を含むガスを前記処理室内に供給して前記高誘電率膜に対してプラズマ窒化処理を施すステップと、前記処理室内に成膜ガスを供給して前記プラズマ窒化処理後の高誘電率膜上に電極膜を形成するステップと、前記電極膜形成後の基板を前記処理室内から搬出するステップと、前記プラズマユニットによるプラズマによって活性化したクリーニングガスを前記処理室内に供給して前記処理室内をクリーニングするステップと、を有する。
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【課題】Ｐチャネル型トランジスタの閾値電圧を制御することができる半導体装置、およびその半導体装置の製造方法を提供する。
【解決手段】ＮＴｒとＰＴｒとを含む半導体装置において、Ｎ型チャネル形成領域とＰ型チャネル形成領域とを有するＮ型半導体基板２上に絶縁膜Ｆが形成され、絶縁膜Ｆにゲート電極用溝Ａ及びＢとが形成され、ゲート電極用溝Ａ及びＢの内側表面上にゲート絶縁膜２０が形成され、ＮＴｒ領域におけるゲート絶縁膜２０上にＮＴｒ仕事関数制御メタル膜２１が形成され、ＮＴｒ仕事関数制御メタル膜２１及びゲート絶縁膜２０上にフッ素がドープされたＰＴｒ仕事関数制御メタル膜２３が形成され、ＰＴｒ仕事関数制御メタル膜２３の上層に、ゲート電極用溝に埋め込まれてゲート電極が形成されている構成とする。 （もっと読む）

【課題】ゲート電極構造が異なるＮｃｈ絶縁ゲート型電界効果トランジスタとＰｃｈ絶縁ゲート型電界効果トランジスタのゲート電極形状を安定化させる。
【解決手段】半導体装置５０には、Ｎｃｈ ＭＩＳＦＥＴとＰｃｈ ＦＭＩＳＦＥＴが半導体基板１上に設けられる。半導体基板１上に、Ｎｃｈ ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、ゲート電極膜８、及び絶縁膜１０が積層形成される。半導体基板１上に、Ｐｃｈ ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、ゲート電極膜９、及び絶縁膜１０が積層形成される。ゲート電極膜９はゲート電極膜８よりもゲート電極膜同時加工時での補正膜厚分だけ薄く形成されている。 （もっと読む）

半導体装置（１０）の作製方法は、上に重なるゲート電極（２２）を有するゲート誘電体（１７）を作製することを含む。半導体装置（１０）は半導体層（１２）上に作製される。ジルコン酸ハフニウムを含む高ｋ誘電体（１６）は半導体層上に蒸着される。高ｋ誘電体は、水素と窒素を含む雰囲気中で６５０℃〜８５０℃の間の温度でアニーリングされる。ゲート電極（２２）は高ｋ誘電体上に形成される。高ｋ誘電体機能は、ゲート誘電体（１７）での使用のためである。一つの効果は、ゲート漏れのレベルを保持する、またはさらには改善させつつ、トランジスタの性能を向上させることである。
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【課題】Ｎ−ｃｈトランジスタとＰ−ｃｈトランジスタとの境界の寸法制御性に優れ、工程数の増加を最小限に抑制しながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタのゲートパターンの高さが可能な限り揃った構造を実現する。
【解決手段】基板上のＨｉｇｈ−ｋ膜よりなる絶縁膜上にポリシリコンを形成する。該ポリシリコン膜をエッチングする際にハロゲン系ガスを用いた低バイアス処理を施すことにより、下地のＨｉｇｈ−ｋ膜の膜質を改善しながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタに独立した仕事関数を持つ金属電極を形成する。 （もっと読む）

【課題】それぞれが適した閾値を有するフィン型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴが混載され、且つ少ない工程で製造することができる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、第１のゲート電極と、前記第１のゲート電極にフェルミレベルピニングを発生させない第１のゲート絶縁膜と、を有するプレーナ型ＭＯＳＦＥＴと、第２のゲート電極と、前記第２のゲート電極にフェルミレベルピニングを発生させる第２のゲート絶縁膜と、を有するフィン型ＭＯＳＦＥＴと、を有する。 （もっと読む）

【課題】有機ＴＦＴにおいて、電子注入効率とホール注入効率を改善した電極と有機半導体の組み合わせをそれぞれ判別する手法を提供し、また、ｎ型チャネルＴＦＴとｐ型チャネルＦＥＴの２種類のＴＦＴを実現し、相補型有機薄膜トランジスタ（有機ＣＴＦＴ）および、有機ＣＴＦＴによる所望の任意回路構成を形成する相補型有機ＴＦＴアレイを提供する。
【解決手段】半導体−電極界面、および、半導体−絶縁体界面におけるフェルミエネルギーの差の大きさを与える数式を用いて、ＴＦＴ材料を変えずに上薬だけを選択的に変化してｎ型とｐ型のＴＦＴを実現する。このとき、任意回路を構成するために、まずｐ型ＴＦＴ用のソース電極１５とドレイン電極１６、および、ｎ型ＴＦＴ用のソース電極１４とドレイン電極１６をそれぞれすべて繋いでおいて、上記プロセスを行い、その後、光照射（走査型レーザー露光装置など）により不要配線を切断する。 （もっと読む）