説明

Fターム[4M104BB34]の内容

半導体の電極 (138,591) | 電極材料 (41,517) | 高融点金属炭化物 (257)

Fターム[4M104BB34]に分類される特許

161 - 180 / 257


【課題】有機TFTにおいて、電子注入効率とホール注入効率を改善した電極と有機半導体の組み合わせをそれぞれ判別する手法を提供し、また、n型チャネルTFTとp型チャネルFETの2種類のTFTを実現し、相補型有機薄膜トランジスタ(有機CTFT)および、有機CTFTによる所望の任意回路構成を形成する相補型有機TFTアレイを提供する。
【解決手段】半導体−電極界面、および、半導体−絶縁体界面におけるフェルミエネルギーの差の大きさを与える数式を用いて、TFT材料を変えずに上薬だけを選択的に変化してn型とp型のTFTを実現する。このとき、任意回路を構成するために、まずp型TFT用のソース電極15とドレイン電極16、および、n型TFT用のソース電極14とドレイン電極16をそれぞれすべて繋いでおいて、上記プロセスを行い、その後、光照射(走査型レーザー露光装置など)により不要配線を切断する。 (もっと読む)


【課題】対称フラットバンド電圧、同一ゲート電極材料かつ高誘電率誘電体層を有するCMISFETを提供する。
【解決手段】nMISFETは、半導体基板10の表面上に配置された第1ゲート絶縁膜16と、第1ゲート絶縁膜16上に配置されたM1xM2yO(M1=Y,La,Ce,Pr,Nd,Sm,Gd,Tb,Dy,Ho,Er,Tm,YbまたはLu,M2=Hf,Zr,Ta,x/(x+y)>0.12)で表される組成比を有する第1金属酸化物層20と、第2金属酸化物層24と、第2金属酸化物層24上に配置された第1導電層28とを備え、pMISFETは、半導体基板10表面上に配置された第2ゲート絶縁膜18と、第2ゲート絶縁膜18上に配置されたM3zM4wO(M3=Al,M4=Hf,Zr,Ta,z/(z+w)>0.14)で表される組成比を有する第3金属酸化物層22と、第4金属酸化物層26と、第4金属酸化物層26上に配置された第2導電層30とを備える半導体装置およびその製法。 (もっと読む)


半導体デバイス(10)は半導体層(12)に形成される。ゲート・スタック(16,18)は、半導体層の上にわたって形成され、第1の伝導層(22)及び、第1の層の上の第2層(24)を有する。第1の層は、より伝導性であり、第2の層よりインプラントに対して停止力を提供する。種(46)が、第2の層内にインプラントされる。ソース/ドレイン領域(52)は、ゲート・スタックの対抗する側の半導体層に形成される。ゲート・スタックの下の領域の半導体層にゲート・スタックが応力を働かせるインプラントのステップの後、ゲート・スタックは加熱される。
(もっと読む)


【課題】第1のMISトランジスタと第2のMISトランジスタとで相異なる絶縁材料からなるゲート絶縁膜を精度良く実現する。
【解決手段】N型MISトランジスタNTrは、半導体基板100における第1の活性領域100a上に形成された第1のゲート絶縁膜105aと、第1のゲート絶縁膜上に形成された第1のゲート電極108aとを備え、P型MISトランジスタPTrは、半導体基板における第2の活性領域100b上に形成され、第1のゲート絶縁膜とは異なる絶縁材料からなる第2のゲート絶縁膜103bと、第2のゲート絶縁膜上に形成された第2のゲート電極108bとを備え、第1のゲート電極と第2のゲート電極とは、素子分離領域上において、上部領域が互いに電気的に接続されていると共に、下部領域が互いに第1のゲート絶縁膜と同じ絶縁材料からなる側壁絶縁膜105xyを挟んで分離されている。 (もっと読む)


【課題】ポリシリコン/メタル積層電極構造のポリシリコン/メタル界面における界面抵抗を低減し、動作速度の低下を防止する。
【解決手段】半導体基板100と、領域N1にチャネル領域102を挟むように形成された拡散層103と、ゲート絶縁膜104と、金属膜105a、105b及びn型ポリシリコン膜105cを含むゲート電極105と、を有するnチャネルMISFETと、領域P1にチャネル領域202を挟むように形成されボロンをドーパントして含む拡散層203と、ゲート絶縁膜204と、金属膜205a〜c及び窒素を含む金属膜205cとの界面部におけるボロン濃度が5E19cm−3以下であるn型ポリシリコン膜205dを含むゲート電極205と、を有するpチャネルMISFETと、を備える。 (もっと読む)


【課題】適切な仕事関数を有する金属ゲート電極を備え、空乏化が抑制され、高速に動作可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板1001内に形成されたp型活性領域1003およびn型活性領域1004と、p型活性領域1003の上面に形成された第1のゲート絶縁膜と、第1のゲート絶縁膜上に形成され、金属元素を含む第1の電極形成膜1007を有する第1のゲート電極とを有する第1のMISFETと、n型活性領域1004の上面に形成された第2のゲート絶縁膜と、第2のゲート絶縁膜上に形成された第2の電極形成膜1010を有する第2のゲート電極とを有する第2のMISFETとを備えている。第2の電極形成膜1010は、第1の電極形成膜1007と同じ金属元素を含み、第1の電極形成膜1007よりも酸素の含有比が高い。 (もっと読む)


【課題】高速かつ低消費電力、高記憶密度な半導体装置の製造方法を提供する。
【解決手段】半導体基板中のp型およびn型ウェル上にLa、Al、Oからなる第1および第2非晶質絶縁膜をそれぞれ形成し、第1、第2非晶質絶縁膜上に、その酸化物標準生成エンタルピーの絶対値が第2非晶質絶縁膜の酸化物標準生成エンタルピーの絶対値よりも小さい第1ゲート電極を形成し、その後形成された構造体全体を酸素雰囲気で熱処理し、その後、第1ゲート電極上に金属膜を形成し、第1ゲート電極と金属膜を固相反応させ、第2ゲート電極を形成する。 (もっと読む)


ゲート誘電層に近接する自己整合ソース及びドレイン張り出し部を有するトランジスタの作製方法は、基板上にゲート積層体を作製する工程、前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させ、かつ前記ソース及びドレイン張り出し部の位置を画定する工程、前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程、前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の一部をエッチングする工程であって、前記ドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の一部のエッチング速度よりも速い工程、並びに、前記の基板のエッチングされた部分中にシリコンベースの材料を堆積する工程、を有する。
(もっと読む)


【課題】従来のCMISデバイスにおいては、価電子帯端近くの高い仕事関数を有する金属は、還元雰囲気アニール後に実効仕事関数が低下する。
【解決手段】半導体装置は、ソースとドレイン間のN型半導体層上に形成された金属元素を含むゲート絶縁膜と、ゲート絶縁膜上に形成され、膜厚が3nm以下であるカーボン層と、カーボン層上に形成されたゲート電極とを有し、ゲート電極/ゲート絶縁膜界面へのカーボン層による仕事関数の上昇効果により、還元雰囲気アニール耐性のない価電子帯端近くの高い仕事関数を有する金属を用いずとも、PMISFETに必要な実効仕事関数を得ることができ、低い閾値電圧を実現する。 (もっと読む)


【課題】ゲート絶縁膜に用いられるLa−Hf−O膜系は、成膜時にシリコン基板との間に低誘電率層が出現し、これ排除する公知な技術による半導体装置及びその製造方法は提案されていなかった。
【解決手段】本発明に従う実施形態は、非晶質状態でSiが添加されたLa−Hf−O膜をゲート絶縁膜として用いる半導体装置及びその製造方法である。 (もっと読む)


【課題】微細化してもリーク電流の少ない、信頼性に優れたフルシリサイド化ゲート電極を備えたMIS型半導体装置の製造方法を提供することにある。
【解決手段】シリコン基板1上に、ゲート絶縁膜4及び多結晶シリコン膜5からなるゲート領域を形成した後、プラズマ窒化処理を行って、多結晶シリコン膜5の側面に窒素を導入する。その後、ゲート領域をマスクに、シリコン基板表面にソース、ドレイン領域10、11を形成した後、多結晶シリコン膜5上に金属膜14、17を形成し、然る後、多結晶シリコン膜5と金属膜14、17とをシリサイド化反応させて、多結晶シリコン膜5の全領域がフルシリサイド化されてなるゲート電極15、18を形成する。 (もっと読む)


【課題】ゲート電極層の除去に伴うトランジスタの性能の低下を抑制すること。
【解決手段】第1及び第2導電型のトランジスタをそれぞれ基板上の第1及び第2領域に形成する半導体装置の製造方法であって、前記第1及び第2領域にわたってゲート絶縁膜と犠牲層とを堆積し、前記第1領域から前記犠牲層を除去し、前記第1領域に露出した前記ゲート絶縁膜上及び前記第2領域に残存する前記犠牲層上に第1のゲート電極層を堆積し、前記第2領域から前記第1のゲート電極層と前記犠牲層とを除去し、前記第2領域に露出した前記ゲート絶縁膜上に第2のゲート電極層を堆積し、前記ゲート絶縁膜と前記第1のゲート電極層とを含む前記第1導電型のトランジスタを形成し、前記ゲート絶縁膜と前記第2のゲート電極層とを含む前記第2導電型のトランジスタを形成することを特徴とする半導体装置の製造方法。 (もっと読む)


【課題】本発明は、2つの仕事関数の半導体デバイスの製造方法を提供する。
【解決手段】製造方法は、基板の第1領域及び第2領域上にデバイスを設けることを備える。これは、基板の第1領域及び第2領域上に誘電性層を設けること、及び第1及び第2領域の両方の誘電性層の上部にゲート電極を設けることによってなされる。第1領域上のゲート電極及び第2領域上のゲート電極の両方は仕事関数を有する。上記方法は、さらに、誘電性層とゲート電極との間で第1領域上にキャッピング層を設けることで第1領域上のゲート電極の仕事関数を変更し、及び第2領域における誘電性層とゲート電極との間の界面でスピーシーズを導入するようにスピーシーズを埋め込むことにより第2領域上のゲート電極の仕事関数を変更することを備える。 (もっと読む)


【課題】微細化されても良好な品質を有するゲート絶縁膜を備え、信頼性が高く、高速に動作可能な半導体装置およびその製造方法を提供する。
【構成】半導体装置は、半導体基板1001内に形成されたp型活性領域1003およびn型活性領域1004と、p型活性領域1003の上面に形成されたゲート絶縁膜1006と、上部におけるLaの濃度がその他の部分のLaの濃度よりも大きい第1の電極形成膜1015を含む第1のゲート電極とを有するp型MISFETとを備えている。さらに、n型活性領域1004の上面に形成されたゲート絶縁膜1006と、上部におけるAlの濃度がその他の部分のAlの濃度よりも大きい第2の電極形成膜1014を含む第2のゲート電極とを有するn型MISFETとを備えている。 (もっと読む)


【課題】プレーナ装置またはマルチゲート装置(MuGFET)のHfベースの誘電体ゲートスタックに、フッ素を導入し、負バイアス温度安定性および正バイアス温度安定性(NBTIおよびPBTI)を大幅に改良する、新規で、効果的で、費用対効果の高い方法を提供する。
【解決手段】新規な方法は、フッ素を導入するためにSFベースの金属エッチング化学反応を用い、これにより標準プロセスフローの熱量の後に、界面の優秀なHパッシベーションが得られる。この方法の優位点は、この方法がFを導入するための金属ゲートエッチングを用いて、追加の注入や処理が不要であることである。新たな方法を用いた大幅なBTIの改良に加えて、MuGFET装置において、より良いVthの制御性と増加した駆動電流を得ることができる。 (もっと読む)


【課題】空乏化を生じず、また、製造工程における酸化、薬液による腐食、含有する金属による熱処理装置の汚染を抑えることのできるゲート電極を有し、且つトランジスタのオン電流の低下を抑えることのできる半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属含有層、並びに前記金属含有層の上面および側面を覆う不純物イオンを含んだ多結晶シリコン層からなるゲート電極と、を有する。 (もっと読む)


【課題】金属酸化物半導体電界効果トランジスタのような金属絶縁体デバイスおよび/または金属絶縁体金属キャパシタを提供する。
【解決手段】装置は、
炭化タンタル、炭窒化タンタル、炭化ハフニウム、および炭窒化ハフニウムからなる組から選択される金属化合物を含む電極と、
窒素とシリコンを含む酸化ハフニウムからなるhigh−k誘電体層であって、少なくとも4.0のk値を有するhigh−k誘電体層と、
電極とhigh−k誘電体層との間に配置された窒素および/またはシリコンおよび/または炭素のバリア層とを含み、
窒素および/またはシリコンおよび/または炭素のバリア層は、1またはそれ以上の金属酸化物を含み、金属酸化物の金属はランタニド、アルミニウム、およびハフニウムからなる組から選択される。 (もっと読む)


半導体素子(10)を形成する方法は、ゲート誘電体(14)を基板(12)の上に形成する工程と、金属電極(16)をゲート誘電体(14)の上に形成する工程と、ポリシリコンまたは金属を含む第1犠牲層(18)を金属電極の上に形成する工程と、第1犠牲層(17)を除去する工程と、そしてゲート電極コンタクト(44)を金属電極(16)の上に位置し、かつ金属電極(16)に接続されるように形成する工程と、を含む。
(もっと読む)


【課題】ゲート絶縁膜上にpMOS電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置の製造方法は、半導体基板100上にゲート絶縁膜101を形成する工程と、ゲート絶縁膜上に薄いシリコン層102を形成する工程と、この薄いシリコン層上にゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜103を形成する工程と、を備えたものである。 (もっと読む)


【課題】 製造プロセスの複雑化や製造コストの増大を招くことなく、デュアルメタルゲートCMOS構造を実現する。
【解決手段】 基板上にn,pチャネルの各MISトランジスタ100,200を有する半導体装置であって、nMISトランジスタ100は、基板10上に形成されたp型半導体領域101と、p型半導体領域101上にゲート絶縁膜104を介して形成され、1モノレイヤー以上3nm以下の下層ゲート電極111と、下層ゲート電極111上に形成され、平均的な電気陰性度が下層ゲート電極111のそれより0.1以上小さい上層ゲート電極112とを含み、pMISトランジスタ200は、基板10上に形成されたn型半導体領域201と、n型半導体領域201上にゲート絶縁膜204を介して形成され、上層ゲート電極111と同一金属材料からなるゲート電極210とを含んで形成されている。 (もっと読む)


161 - 180 / 257