説明

Fターム[4M104BB37]の内容

半導体の電極 (138,591) | 電極材料 (41,517) | 結晶性(上層部を含む) (284)

Fターム[4M104BB37]に分類される特許

201 - 220 / 284


【課題】Al電極の表面上に、無電界めっき法により、均一な膜厚のNi層を形成する。
【解決手段】半導体基板15の表面上に、Al金属層19を形成する工程と、Al金属層19上にNi層20を無電解めっき法により形成する工程と、半導体基板15をチップ化することで、半導体チップ2を形成する工程と、半田により、導体部材とNi層20とを接合する工程とを有する半導体装置の製造方法において、Al金属層19を形成する工程では、半導体基板15の表面上に、AlもしくはAl合金からなる第1の層19aを形成した後、第1の層19aの表面に、Al金属層19の導電性を確保しつつ、第1の層中のAl結晶の連続性を断ち切るように、第1の層とは材質が異なる異種材質層19bを形成し、その後、異種材質層19bの面に、第1の層19aと同一材料からなる第2の層19cを形成する。 (もっと読む)


【課題】 完全シリサイド化ゲート電極及びその作成方法を提供する。
【解決手段】 本発明は、ゲート電極を完全にシリサイド化(FUSI)することにより、1つ又は複数のデバイス領域内に金属ゲート電極を選択的に作成する方法に関する。FUSIの選択的な形成は、従来のn+及びp+ドープ・ポリシリコン電極とは異なる、仕事関数と適合可能な金属ゲート電極をデバイス上に作成することを可能にする。各デバイス領域は、ポリシリコン・ゲート電極又は完全シリサイド化(FUSI)ゲート電極を含む少なくとも1つの電界効果トランジスタ(FET)デバイスからなる。シリコン層及びGe含有層からなるゲート電極が、Ge含有層の選択的除去プロセスと組み合せて用いられる。Ge含有層は、FUSIの仕事関数と適合しない閾値電圧を有するデバイス上では除去されない。FUSIの仕事関数と適合するデバイスは、接合部シリサイド化ステップの前に除去されるGe含有層を有する。ゲート電極の残りの薄いシリコン層は、接合部シリサイド化ステップと同じステップ中に完全にシリサイド化される。 (もっと読む)


【課題】 簡易な製法によって製造が可能で、エレクトロマイグレーション耐性に優れ、簡易な製法によって製造が可能な配線層を備える半導体装置、及びその製造方法を提供する。
【解決手段】 下地絶縁膜2上にAl合金を堆積して初期配線層3を形成した後、初期配線層3の表層部分にAlイオンを注入する。このとき、ウェハを回転させることで初期配線層3の表面外周部分にAlイオンを注入し、これによって当該部分をアモルファス化する。その後、熱処理工程を行い、アモルファス層を再結晶化して結晶粒径の小さい第2配線層7を外周部分に形成すると共に、初期配線層3を構成する結晶粒4の結晶成長を誘発して結晶粒径の大きい第1配線層8を内層部分に形成する。 (もっと読む)


【課題】リーク電流が少なく、適切なしきい値を有する半導体装置と製造方法を提供する。
【解決手段】第1ソース・ドレイン領域9,10の間のp型半導体領域上に形成されたアモルファス層またはエピタキシャル層を有する第1ゲート絶縁膜5と、第1ゲート絶縁膜上に形成され4.3eV以下の仕事関数を有する第1金属の単体層である第1金属層6a、および第1金属層上に形成され第1金属と異なる第2金属とIV族半導体との化合物を含む第1化合物層6bの積層構造を有する第1ゲート電極6と、を有するnチャネルMISトランジスタ100と、第2ソース・ドレイン領域19,20と、第2ソース・ドレイン領域の間のn型半導体領域上に形成された第2ゲート絶縁膜15と、第2ゲート絶縁膜上に形成され、第1化合物層と同じ組成の化合物を含む第2化合物層16を有する第2ゲート電極16と、を有するpチャネルMISトランジスタ200と、を備えている。 (もっと読む)


【課題】ビットラインの抵抗を減らすための半導体素子のビットライン形成方法を提供する。
【解決手段】半導体素子のビットライン形成方法に関するものであり、所定の構造物が形成された半導体基板上にバリア金属膜を形成する段階と、バリア金属膜上に非晶質チタンカーボンニトリド膜を形成する段階と、ボロンガスが含まれた雰囲気で非晶質チタンカーボンニトリド膜上にタングステンシード層を形成する段階と、タングステンシード層上にタングステン膜を形成してビットラインを形成する段階を含む。 (もっと読む)


【課題】トレンチの底部付近でのシリコン電極層の不純物の濃度を高めた溝型MOSFETを有する半導体装置の製造方法を提供する。
【解決手段】シリコン基板11の表面にトレンチ13を形成する工程と、トレンチ13の表面にゲート絶縁膜14を形成する工程と、トレンチ13内のゲート絶縁膜14上に、トレンチ13の表面に平行な酸素混入層が形成されたシリコン電極層17を堆積する工程と、シリコン電極層17に不純物を注入する工程と、シリコン電極層17を熱処理して不純物を拡散する工程と、を順次に有する。 (もっと読む)


【課題】電極として用いることが可能な金属を含む導電薄膜を、表面の凹凸が少ない状態で形成できるようにする。
【解決手段】導電薄膜103は、例えば単結晶シリコンからなる基板101の上に、例えば、アモルファス状態のシリコン酸化膜よりなる下部絶縁膜102を介して形成されたものである。導電薄膜103は、ルテニウムと窒素から構成されたものである。導電薄膜103は、ルテニウムよりなるターゲットを、アルゴンガス(Ar)、キセノン(Xe)ガス、窒素ガスからなるECRプラズマを用いてスパッタリングして形成すればよい。 (もっと読む)


【課題】電界効果トランジスタに用いられる多結晶シリコン膜のみならず、多結晶質の膜からなるゲート電極を形成する工程において、当該ゲート電極に発生する結晶粒を容易に評価することのできる検査技術を提供する。
【解決手段】半導体基板の主面上に形成された多結晶シリコン膜の表面を原子間力顕微鏡を用いてプローブ走査し、入力信号と出力信号との位相遅延を測定することによって得られた位相遅延を濃淡の位相モード像で表した後、位相モード像を画像処理して多結晶シリコン膜のシリコン結晶粒13の大きさを算出する。得られたシリコン結晶粒13の大きさから、多結晶シリコン膜を加工して形成されるゲート電極のライン端ラフネスまたはライン幅ラフネスを評価する。 (もっと読む)


【課題】高速スイッチング・高周波動作電子回路において、導電率が大きく、かつ、界面特性の向上と低エネルギー化が実現された、傾斜機能を有する高機能な導電薄膜を提供する。
【解決手段】荷電粒子等生成供給部102から、荷電粒子等薄膜構成元素103が発生され、発せられた荷電粒子等薄膜構成元素103は、それらの運動エネルギーを制御する作用を持つ荷電粒子等エネルギー制御部104によってエネルギーを所要の範囲に制御され、目的とする導電薄膜を形成するための下地となる基板105に導入される。また、磁界発生印加部106により、基板105に形成される導電薄膜表面の近傍に、この導電薄膜の膜厚方向と交差する方向の平行磁界が、所要の磁界強度などに制御して印加可能とされている。 (もっと読む)


【課題】チタン/窒化チタン積層膜上にアルミニウム膜が形成されたアルミニウム配線を有する半導体製品の製造歩留まりを向上させることのできる技術を提供する。
【解決手段】バリアメタル成膜用のチャンバ65において、チャンバ65内に窒素を含まない不活性ガスを導入してスパッタリングを行い、シャッタ上にチタン膜を堆積する工程と、シャッタをチャンバ65内に備わる格納場所へ移動させた後、半導体ウエハSWをチャンバ65内に設置する工程と、チャンバ65内に窒素を含まない不活性ガスを導入して半導体ウエハSWの主面上にチタン膜を堆積する工程と、チャンバ65内に窒素を含む不活性ガスを導入してスパッタリングを行い、チタン膜上に窒化チタン膜を堆積する工程と、アルミニウム成膜用チャンバ66において、チャンバ66内に不活性ガスを導入してスパッタリングを行い、窒化チタン膜上にアルミニウム膜を堆積する工程とを含む。 (もっと読む)


ケイ素前駆体の組み合わせを用いたエピタキシャルに配向したナノワイヤを成長させる方法、および配向したナノワイヤを成長させるためのパターン形成された基板の使用を含む、ナノワイヤを成長させ、ドープし、収集するシステムおよび方法が提供される。犠牲成長層を使用することによってナノワイヤの質が向上する。ナノワイヤを1つの基板から別の基板に移動する方法も提供される。本発明のプロセスで使用される基板材料は、結晶またはアモルファスであってよい。 (もっと読む)


【課題】本発明は、小さなトレンチ中で拡大されたCu結晶粒を得るための方法に関する。更には、半導体装置に使用される狭いトレンチおよび/またはビア中に電気化学的に堆積された銅中で、拡大された銅結晶粒を形成する方法、またはスーパー第2結晶粒成長を誘起する方法に関する。
【解決手段】再結晶した電気化学的に堆積された銅(ECD−Cu)により充填された、少なくとも1つのトレンチおよび/または少なくとも1つのビアを含む半導体装置において、再結晶したECD−Cuの少なくとも80%、85%、90%、91%、または92%が、[100]方位で、少なくとも10ミクロンの寸法を有する銅結晶粒からなる。 (もっと読む)


【課題】下地層に対する導電層の密着性を向上させる。
【解決手段】基板P上に下地層F1を形成する工程と、金属微粒子及び分散安定剤を含む溶液を下地層F1上に塗布する工程と、塗布した溶液を加熱処理して導電層F2を形成する工程とを有する。塗布した溶液中の下地層F1との界面近傍における分散安定剤の量に基づいて、加熱処理を開始するまでの時間を設定する。 (もっと読む)


【課題】本発明は、転写法により生産性の高い酸化物半導体電極の製造方法を提供することを主目的とするものである。
【解決手段】長尺の耐熱基板上に多孔質層形成用層を形成する多孔質層形成用層形成工程と、上記多孔質層形成用層を連続的に焼成することにより、上記多孔質層形成用層を多孔質体からなる多孔質層とする焼成工程と、上記多孔質層が加熱された状態で、上記多孔質層上に金属化合物を含む電極層形成用塗工液を連続的に付与することにより、上記多孔質層上に電極層を形成する電極層形成工程と、上記電極層上に、樹脂材料からなる接着層と、基材とがこの順で積層されるように、上記電極層上に上記接着層と上記基材とを連続的に貼り合わせる、貼り合わせ工程と、上記耐熱基板を連続的に剥離する、耐熱基板剥離工程とを有する酸化物半導体電極の製造方法を提供する。 (もっと読む)


【課題】β−FeSi結晶を主相として含有し、デバイス材料への幅広い応用が可能となる新規な薄膜を提供する。
【解決手段】β型鉄シリサイド結晶を主相として含有し、更にCuを含有する薄膜。 (もっと読む)


【課題】マイクロクリスタルシリコン薄膜と金属薄膜との過剰なシリサイド化反応を抑制して、マイクロクリスタルシリコン薄膜の膜剥れを防止する。
【解決手段】開示される積層配線を用いたポリシリコンTFT20は、膜厚方向の長さがマイクロクリスタルシリコン薄膜8の膜厚の60%以上である結晶粒が、マイクロクリスタルシリコン薄膜8の結晶粒の全数の15%以下となるように、あるいは、膜厚方向の長さがマイクロクリスタルシリコン薄膜8の膜厚の50%以下である結晶粒が、マイクロクリスタルシリコン薄膜8の結晶粒の全数の85%以上となるように形成されている。 (もっと読む)


【課題】本発明の課題は、ゲート長が小さくても有利かつ長時間安定性の特性を有する、III‐V族化合物半導体基板をベースとする半導体素子の製造方法および半導体素子を提供することである。
【解決手段】前記課題は、半導体層上のゲート電極の第1の層をアルミニウムから形成し、第1の層上に、第2の金属から成る第2の層を堆積し、該第2の金属は、後続の該熱処理で該第1の層のアルミニウムの粒度の成長を制限するものであり、該第2の金属と異なる別の金属を、少なくとも1つの別の層で該第2の層に沈着する
ことを特徴とする方法によって解決される。 (もっと読む)


【課題】 本発明は、しきい値ばらつきの小さい半導体装置およびその製造方法を提供するものである。
【解決手段】 第1の発明の半導体装置は、P型半導体層と、P型半導体層上に形成された第1ゲート絶縁層と、第1ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のNiSi結晶相を有する第1ゲート電極と、第1ゲート電極をゲート長方向に挟むP型半導体領域に形成された第1ソース・ドレイン領域とを有するNチャネルMISトランジスタを具備することを特徴とする。 (もっと読む)


【課題】粒状結晶シリコン膜の長所である小さなグレイン、良好な界面平坦性、ボロンのシリコン基板への拡散防止効果を維持しつつ、柱状結晶シリコン膜単層で形成した場合に匹敵する良好なカバレッジ特性を実現することが可能なように改良されたシリコン膜を有する半導体装置を提供することを主要な目的とする。
【解決手段】本発明にかかる半導体装置は、積層シリコン膜を有する半導体装置であって、上記積層シリコン膜は、粒状結晶のシリコン膜で形成された最上層2及び最下層1と、上記最上層2と上記最下層1との間に設けられ、柱状結晶のシリコン膜3aを含む中間層3とを備える。 (もっと読む)


【課題】n因子を増加させることなく、ショットキー障壁高さを電力損失が最小となる範囲内において所望の値に制御可能な、ショットキー電極としてTa電極を用いた炭化珪素ショットキー接合型半導体素子およびその製造方法を提供する。
【解決手段】(000−1)C面からの傾斜角が0°〜10°の範囲にあるn型の炭化珪素エピタキシャル膜の結晶面にTaを堆積した後、300℃〜1200℃の温度範囲で熱処理することによりショットキー電極を形成する。 (もっと読む)


201 - 220 / 284